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基于QDR-IV SRAM 實(shí)現(xiàn)網(wǎng)絡(luò)流量管理統(tǒng)計(jì)計(jì)數(shù)器 IP設(shè)計(jì)

　　網(wǎng)絡(luò)路由器帶有用于性能監(jiān)控、流量管理、網(wǎng)絡(luò)追蹤和網(wǎng)絡(luò)安全的統(tǒng)計(jì)計(jì)數(shù)器。計(jì)數(shù)器用來記錄數(shù)據(jù)包到達(dá)和離開的次數(shù)以及特定事件的次數(shù)，比如當(dāng)網(wǎng)絡(luò)出現(xiàn)壞包時(shí)。數(shù)據(jù)包的到達(dá)會(huì)使多個(gè)不同的統(tǒng)計(jì)計(jì)數(shù)器發(fā)生更新;但一臺(tái)網(wǎng)絡(luò)設(shè)備中的統(tǒng)計(jì)計(jì)數(shù)器的數(shù)量及其更新速度常常受到存儲(chǔ)技術(shù)的限制?！　」芾斫y(tǒng)計(jì)計(jì)數(shù)器需要高性能的存儲(chǔ)器才能滿足多重的讀—修改—寫操作。本文將描述一種使用IP方法的獨(dú)特統(tǒng)計(jì)計(jì)數(shù)器，這種計(jì)數(shù)器的一端可以連接網(wǎng)絡(luò)處理器(NPU)，另一端可以連接Xilinx公司的QDR-IV存儲(chǔ)控制器。QDR-IV統(tǒng)計(jì)計(jì)數(shù)器IP是
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使用QDR-IV設(shè)計(jì)高性能網(wǎng)絡(luò)系統(tǒng)——第三部分

　　在本系列第二部分，我們探討了總線轉(zhuǎn)換、總線翻轉(zhuǎn)、地址奇偶校驗(yàn)等重要的總線問題。在第三也是最后一部分，我們將探討校正問題，其中包括矯正訓(xùn)練、控制/地址信號校正和讀寫校正，以及糾錯(cuò)碼(ECC)和QDR-IV存儲(chǔ)器控制器的設(shè)計(jì)建議?！　⌒Ｕ?xùn)練序列　　存儲(chǔ)器控制器和QDR IV較高的工作頻率意味著數(shù)據(jù)有效窗口很窄。QDR-IV器件支持“校正訓(xùn)練序列”，它可通過減少字節(jié)通道之間的偏差擴(kuò)大這個(gè)窗口，從而在控制器讀取存儲(chǔ)器的數(shù)據(jù)時(shí)，增加時(shí)序余量。校正訓(xùn)練序列是賽普拉斯的QDR-IV SRAM的
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使用QDR-IV設(shè)計(jì)高性能網(wǎng)絡(luò)系統(tǒng)——第二部分

　　總線轉(zhuǎn)換的注意事項(xiàng)　　總線轉(zhuǎn)換時(shí)間非常重要，其決定了讀和寫指令間是否需要額外的間隔來避免在同一個(gè)I/O 端口上發(fā)生總線沖突?！　∠胂笙翾DR-IV HP SRAM 中端口A 先后收到寫指令和讀指令。從CK 信號的上升沿(與初始化寫指令周期相對應(yīng))算起，在整整三個(gè)時(shí)鐘周期后向DQA 引腳提供寫數(shù)據(jù)。讀數(shù)據(jù)則將在下一個(gè)周期發(fā)送，因?yàn)?nbsp;DQ從CK 信號的上升沿(與初始化讀指令的周期相應(yīng))算起五個(gè)時(shí)鐘周期后才能獲得數(shù)據(jù)。
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使用QDR-IV設(shè)計(jì)高性能網(wǎng)絡(luò)系統(tǒng)——第一部分

　　流媒體視頻、云服務(wù)和移動(dòng)數(shù)據(jù)推動(dòng)了全球網(wǎng)絡(luò)流量的持續(xù)增長。為了支持這種增長，網(wǎng)絡(luò)系統(tǒng)必須提供更快的線路速率和每秒處理數(shù)百萬個(gè)數(shù)據(jù)包的性能。在網(wǎng)絡(luò)系統(tǒng)中，數(shù)據(jù)包的到達(dá)順序是隨機(jī)的，且每個(gè)數(shù)據(jù)包的處理需要好幾個(gè)存儲(chǔ)動(dòng)作。數(shù)據(jù)包流量需要每秒鐘訪問數(shù)億萬次存儲(chǔ)器，才能在轉(zhuǎn)發(fā)表中找到路徑或完成數(shù)據(jù)統(tǒng)計(jì)?！　?shù)據(jù)包速率與隨機(jī)存儲(chǔ)器訪問速率成正比。如今的網(wǎng)絡(luò)設(shè)備需要具有很高的隨機(jī)訪問速率(RTR)性能和高帶寬才能跟上如今高速增長的網(wǎng)絡(luò)流量。其中，RTR是衡量存儲(chǔ)器可以執(zhí)行的完全隨機(jī)存儲(chǔ)(讀或?qū)?的次數(shù)，即隨機(jī)存儲(chǔ)速
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基于FPGA的PCIe接口實(shí)現(xiàn)

摘要 PCI Express是一種高性能互連協(xié)議，被廣泛應(yīng)用于網(wǎng)絡(luò)適配、圖形加速器、網(wǎng)絡(luò)存儲(chǔ)、大數(shù)據(jù)傳輸以及嵌入式系統(tǒng)等領(lǐng)域。文中介紹了PCIe的體系結(jié)構(gòu)，以及利用Altera Cyclone IV GX系列FPGA實(shí)現(xiàn)PCIe接口所涉及的硬
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一種基于FPGA的視頻邊緣檢測系統(tǒng)設(shè)計(jì)

摘要：對于視頻圖像檢測與識別的需要，提出了一種基于FPGA的視頻邊緣檢測系統(tǒng)設(shè)計(jì)方案，并完成系統(tǒng)的硬件設(shè)計(jì)。通過FPGA控制攝像頭進(jìn)行視頻采集，雙端口SDRAM對圖像數(shù)據(jù)進(jìn)行緩存，F(xiàn)PGA再對數(shù)據(jù)進(jìn)行實(shí)時(shí)處理。實(shí)際采用DE2-115開發(fā)板和CMOS攝像頭OV7670為硬件平臺(tái)進(jìn)行驗(yàn)證。結(jié)果表明，該系統(tǒng)具有實(shí)時(shí)性高，檢測準(zhǔn)確的特點(diǎn)，達(dá)到了設(shè)計(jì)要求。隨著科技的發(fā)展，視頻采集系統(tǒng)越來越廣泛的應(yīng)用于各個(gè)領(lǐng)域，如體育直播，視頻會(huì)議，導(dǎo)彈的電視制導(dǎo)等等。而圖像邊緣是圖像的基本特征之一，其中包含了很重要的邊界信息，
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賽普拉斯推出QDR-IV SRAM用于下一代網(wǎng)絡(luò)設(shè)備

　　靜態(tài)隨機(jī)存取存儲(chǔ)器市場領(lǐng)導(dǎo)者賽普拉斯半導(dǎo)體公司日前宣布，量產(chǎn)業(yè)界首款四倍速(QDR?-IV?)SRAM。賽普拉斯的QDR-IV?SRAM有144和72-Megabit?(Mbit)兩種容量，可滿足下一代交換機(jī)和路由器的100-400?Gigabit線卡對隨機(jī)傳輸速率的要求。賽普拉斯的QDR-IV?SRAM是市場上性能最高的標(biāo)準(zhǔn)網(wǎng)絡(luò)存儲(chǔ)器解決方案?！　τ诓粩嗵嵘木€卡和交換速率來說，RTR(每秒完整隨機(jī)存取次數(shù))是存儲(chǔ)器性能的重要指標(biāo)。提升線卡速率的瓶
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消息稱三星4月15日發(fā)布Galaxy S IV

　　北京時(shí)間1月23日凌晨消息，據(jù)美國科技資訊網(wǎng)站SamMobile報(bào)道，三星將在4月15日發(fā)布最新款旗艦手機(jī)Galaxy S IV。　　報(bào)道稱，這款手機(jī)配備2600mAh電池，Galaxy S III為2100mAh;擁有無線充電功能，提供黑白兩種顏色。　　到目前為止，市場對Galaxy S IV的猜測包括使用8核Exynos 5 Octa處理器，時(shí)鐘頻率為1.8GHz;5英寸無邊設(shè)計(jì)顯示屏，能顯示全高清視頻;2GB RAM;1300萬像素背面攝像頭，具有1080p視頻捕捉功能;200萬像素正面
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Galaxy S IV傳聞大爆發(fā)：8核、無線充電、三防

　　北京時(shí)間1月19日，據(jù)國外媒體報(bào)道，科技屆對三星Galaxy S IV的消息傳得沸沸揚(yáng)揚(yáng)。最新的消息稱這款手機(jī)將搭載8核處理器Exynos 5 Octa，運(yùn)行時(shí)鐘頻率可達(dá)1.8GHZ。　　報(bào)道稱，三星是否采用這款8核處理器尚不能下定論，畢竟Galaxy S III的四核處理器曾被替換為美國高通公司的Snapdragon雙核處理器，而Galaxy Note 2卻保留了Exynos處理器，所以任何事情都有可能發(fā)生。　　當(dāng)然毋容置疑的一點(diǎn)是，Galaxy S IV必將驚喜多多，歡樂無限。首先，有媒體
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Altera Cyclone IV GX系列FPGA開發(fā)方案

Altera 公司的Cyclone IV 系列FPGA包括兩個(gè)系列:Cyclone IV E和Cyclone IV GX,具有低成本、低功耗的FPGA 架構(gòu),6 K 到150 K 的邏輯單元,高達(dá)6.3 Mb 的嵌入式存儲(chǔ)器,小于1.5 W 的總功耗;Cyclone IV GX 器件提供高達(dá)八個(gè)
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Vishay業(yè)界首款CAT IV高壓隔離光耦

日前，Vishay Intertechnology, Inc.宣布，推出業(yè)界首款采用表面貼裝封裝的CAT IV高壓隔離光耦---CNY64ST和CNY65ST，擴(kuò)充其光電子產(chǎn)品組合。CNY64ST和CNY65ST系列產(chǎn)品通過了國際安全監(jiān)管機(jī)構(gòu)VDE的認(rèn)證，具有長爬電距離和高隔離測試電壓，可保護(hù)在類似太陽能發(fā)電和風(fēng)電機(jī)組的電網(wǎng)連接等高壓環(huán)境中的工人和設(shè)備?，F(xiàn)在，希望在產(chǎn)品中全面使用表面貼裝元器件以實(shí)現(xiàn)靈活生產(chǎn)的客戶可以使用CNY64ST和CNY65ST，這兩款器件填補(bǔ)了現(xiàn)有CNY6x系列通孔器件在封裝形式上
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QDR SRAM與Spartan3 FPGA的接口設(shè)計(jì)

QDR SRAM與Spartan3 FPGA的接口設(shè)計(jì),為了滿足當(dāng)前系統(tǒng)和處理器的生產(chǎn)量需求，更新的靜態(tài)存儲(chǔ)器應(yīng)運(yùn)而生。QDR SRAM就是由Cypress、Renesas、IDT、NEC和Samsung為高性能的網(wǎng)絡(luò)系統(tǒng)應(yīng)用而共同開發(fā)的一種具有創(chuàng)新體系結(jié)構(gòu)的同步靜態(tài)存儲(chǔ)器?！　? QDR SRAM的
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QDR聯(lián)盟推出新型最高速的QDR SRAM

　　北京訊，包括賽普拉斯半導(dǎo)體公司(NASDAQ:CY)和瑞薩電子公司(TSE: 6723)在內(nèi)的QDR聯(lián)盟日前宣布推出業(yè)界最快的四倍數(shù)據(jù)率(QDR) SRAM(靜態(tài)隨機(jī)存取存儲(chǔ)器)。這些新型存儲(chǔ)器將被命名為QDRII+ Xtreme并將以高達(dá)633兆赫茲(MHz)的時(shí)鐘頻率允許。這些器件將與現(xiàn)有的QDR II+器件在管腳、尺寸和功能方面兼容，從而使網(wǎng)絡(luò)交換機(jī)、路由器及聚合平臺(tái)制造商不必修改電路板設(shè)計(jì)，只需提高系統(tǒng)內(nèi)時(shí)鐘速度即可大幅改善產(chǎn)品性能?！?/li>
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Altera第二批40nm FPGA面市，顛覆收發(fā)器的密度/成本

　　繼Altera 08年12月率先發(fā)布第一批40nm FPGA后，2個(gè)月后的09年2與10日，Altera公司又投下了四枚40nm炸彈：Stratix IV GT和Arria II GX 40nm FPGA系列與Stratix IV GX FPGA和HardCopy IV GX ASIC，四者進(jìn)一步拓展了全系列收發(fā)器FPGA和ASIC解決方案產(chǎn)品組合。　　“Altera多年來一直致力于的全系列收發(fā)器開發(fā)，至此，Altera系列產(chǎn)品提供的收發(fā)器速率覆蓋了155 Mbps至11.3 Gb
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