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基于FPGA的8B／10B編解碼設(shè)計(jì)

摘要：為提高8B／10B編解碼的工作速度和簡(jiǎn)化邏輯方法，提出一種基于FPGA的8B／10B編解碼系統(tǒng)設(shè)計(jì)方案。與現(xiàn)有的8B／10B編解碼方案相比，該方案是一種利用FPGA實(shí)現(xiàn)8B／lOB編解碼的模塊方法，接收模塊在收到外部發(fā)送的
關(guān)鍵字： FPGA 10B 編解碼

　　Altera公司今天發(fā)布Stratix® V系列FPGA，適用于支持Micron技術(shù)公司的下一代低延時(shí)DRAM (RLDRAM® 3存儲(chǔ)器)。Stratix V FPGA采用新的存儲(chǔ)器體系結(jié)構(gòu)，降低延時(shí)，高效實(shí)現(xiàn)FPGA業(yè)界最好的系統(tǒng)性能。Stratix V FPGA為網(wǎng)絡(luò)設(shè)備生產(chǎn)商提供存儲(chǔ)器接口解決方案，支持在互聯(lián)網(wǎng)上迅速有效的傳送視頻、語(yǔ)音和數(shù)據(jù)。　　Micron公司業(yè)務(wù)開(kāi)發(fā)高級(jí)經(jīng)理Bruce Franklin表示：“Micron的下一代RLDRAM 3存儲(chǔ)器專(zhuān)門(mén)設(shè)
關(guān)鍵字： Altera Stratix FPGA

摘要：提出了一種IRIG-B(DC)碼產(chǎn)生電路的設(shè)計(jì)方法。采用Altera公司低功耗Cyclone FPGA系列中的EPlC6T144、8段數(shù)碼管、晶體振蕩器和MAX3232E等器件構(gòu)成硬件電路、使用VHDL語(yǔ)言設(shè)計(jì)IRIG-B直流時(shí)間碼的軟件。為了設(shè)置和
關(guān)鍵字： IRIG-B FPGA DC 產(chǎn)生電路

摘要：提出一種基于FPGA的PCI硬件加解密卡的設(shè)計(jì)方案，用硬件加解密取代了傳統(tǒng)的軟件加解密，將加解密模塊和PCI接口模塊集成在一個(gè)FPGA芯片內(nèi)實(shí)現(xiàn)。分析了PCI加解密卡的軟硬件的結(jié)構(gòu)和原理，詳細(xì)介紹了DESX加解密算法
關(guān)鍵字： FPGA PCI 硬件加解密

根據(jù)CMI碼的特性，介紹了一種新的編程思路實(shí)現(xiàn)CMI編碼，在Max+PlusⅡ開(kāi)發(fā)平臺(tái)上使用VHDL編程實(shí)現(xiàn)CMI編碼，并得到仿真波形。實(shí)驗(yàn)結(jié)果表明，這種編程思路簡(jiǎn)單、清晰。在產(chǎn)生7位偽隨機(jī)序列的前提下，分別對(duì)“O”，“1”進(jìn)行編碼。這種思路為其他碼型設(shè)計(jì)提供了參考。
關(guān)鍵字： CPLD FPGA CMI 編碼

在高速移動(dòng)下，OFDM系統(tǒng)載波間正交性被破壞，出現(xiàn)載波間干擾(ICI)，嚴(yán)重影響系統(tǒng)性能，必須采用適當(dāng)?shù)木饧夹g(shù)以補(bǔ)償ICI。為了保證通信的有效性和實(shí)時(shí)性要求，使用FPGA實(shí)現(xiàn)了一種低復(fù)雜度的最小均方誤差(MMSE)OFDM均衡器算法。在ISE軟件平臺(tái)上使用Verilog語(yǔ)言編寫(xiě)程序，并在Xilinx公司Virtex-2實(shí)驗(yàn)板(XC2V930芯片)上對(duì)設(shè)計(jì)進(jìn)行了驗(yàn)證。
關(guān)鍵字： OFDM FPGA 移動(dòng) 均衡器

本文介紹了一種基于復(fù)雜可編程邏輯器件(CPLD)的壓電生物傳感器檢測(cè)電路.該檢測(cè)電路以高性能CPLD(MAX7128)為核心,實(shí)現(xiàn)了對(duì)壓電生物傳感器10MHz高頻信號(hào)的測(cè)量與采集,以及所采集的頻率數(shù)據(jù)動(dòng)態(tài)、實(shí)時(shí)顯示以及頻率數(shù)據(jù)串行通信等功能.該電路體積小、集成度高,具有可靠性高、實(shí)時(shí)性高的特點(diǎn).此外該系統(tǒng)還可以通過(guò)RS-232串行接口與計(jì)算機(jī)連接進(jìn)行數(shù)據(jù)傳輸和數(shù)據(jù)存儲(chǔ)及分析.詳細(xì)闡明了系統(tǒng)整體結(jié)構(gòu)設(shè)計(jì)以及系統(tǒng)硬件部分的實(shí)現(xiàn),并給出了CPLD內(nèi)核仿真結(jié)果和數(shù)據(jù)采集軟件實(shí)測(cè)頻率曲線(xiàn).
關(guān)鍵字：檢測(cè) 電路設(shè)計(jì) 傳感器生物 CPLD 壓電基于功率模塊

隨著數(shù)字技術(shù)的飛速發(fā)展，各種數(shù)字顯示屏也隨即涌現(xiàn)出來(lái)有l(wèi)ed、LCD、DLP等，各種數(shù)字大屏幕的控制系統(tǒng)多種多樣，有用ARM+FPGA脫機(jī)控制系統(tǒng)，也有用PC+DVI接口解碼芯片+FPGA芯片聯(lián)機(jī)控制系統(tǒng)，在這里我們講述一種不僅
關(guān)鍵字：圖像顯示系統(tǒng) 系統(tǒng) 設(shè)計(jì) 大屏幕 LED FPGA 芯片控制

摘要：基于FPGA的應(yīng)用技術(shù)，采用Altera公司DE2-70開(kāi)發(fā)板的CycloneⅡ系列EP2C70作為核心器件，設(shè)計(jì)了一種基于FPGA的新型可調(diào)信號(hào)發(fā)生器。通過(guò)QuartusⅡ軟件及Vetilog HDL編程語(yǔ)言設(shè)計(jì)LPM_ROM模塊定制數(shù)據(jù)ROM，并通過(guò)地
關(guān)鍵字： FPGA 信號(hào)發(fā)生器

基于NiosⅡ的SD卡驅(qū)動(dòng)程序開(kāi)發(fā),摘要：提出一種在FPGA NiosⅡ軟核處理器下SD卡驅(qū)動(dòng)設(shè)計(jì)的方法。采用Altera公司的FPGA可編程邏輯器件，構(gòu)建了NiosⅡ軟核處理器平臺(tái)，并在此之上實(shí)現(xiàn)了SD卡的驅(qū)動(dòng)設(shè)計(jì)。實(shí)驗(yàn)結(jié)果表明：設(shè)計(jì)提高了FPGA系統(tǒng)的設(shè)計(jì)靈活度，
關(guān)鍵字：程序開(kāi)發(fā) 驅(qū)動(dòng) SD Nios 基于 FPGA ARM

摘要：在水下激光成像系統(tǒng)中，由于復(fù)雜的水下環(huán)境對(duì)激光傳輸?shù)挠绊戄^大，為了更加有效地實(shí)現(xiàn)距離選通功能，該同步控制電路的設(shè)計(jì)選用高性能的Altera Stratix III系列的FPGA。電路分為距離延遲和門(mén)延遲2個(gè)模塊，創(chuàng)新地
關(guān)鍵字：控制電路設(shè)計(jì) 同步距離激光成像 FPGA

電子設(shè)計(jì)自動(dòng)化EDA(ElectronicDesignAutomation)是指以計(jì)算機(jī)為工作平臺(tái)，以EDA軟件為開(kāi)發(fā)環(huán)境，以硬件描...
關(guān)鍵字： CPLD FPGA Flash RAM EDA VHDL