在選用FPGA進行設(shè)計時如何降低功耗

如今，各種規(guī)范和標準都對系統(tǒng)的整體功耗提出了越來越嚴格的要求，以至于系統(tǒng)設(shè)計師面臨越來越艱巨的挑戰(zhàn)。

傳統(tǒng)意義上，ASIC|0">ASIC和CPLD|0">CPLD是低功耗競爭中當仁不讓的贏家。但是由于相對成本較高，且用戶對高端性能和額外邏輯的要求也越來越多，在低功耗應(yīng)用中使用CPLD正在失去優(yōu)勢。ASIC也面臨相同的風險。而例如FPGA這樣日益增長的可編程半導體器件正逐步成為備受青睞的解決方案。

開始創(chuàng)建一個新的設(shè)計時，物料清單、成本、功耗、電路板尺寸和上市時間都是要認真考慮的因素。在排定初始要求的優(yōu)先順序后，在選擇FPGA進行系統(tǒng)設(shè)計之前，設(shè)計師還需要考慮多種因素。

應(yīng)該

1. 列出你的設(shè)計要點。要考慮FPGA在高速、低速或時鐘停止情況下的運行時間分別有多長？還要考慮如果器件睡眠時間較長，那么在更高時鐘頻點的突發(fā)模式處理可以達到要求的吞吐量嗎？讓設(shè)計在較低的時鐘頻率下運行更長的時間是不是更好的選擇呢？針對這一過程，F(xiàn)PGA供應(yīng)商提供了功率分析和預(yù)測的輔助工具，但一些工具的分析結(jié)果較之實際情況顯得過于樂觀。

2. 對每一個產(chǎn)品狀態(tài)都要計算功耗。要計算覆蓋整個產(chǎn)品生命周期或預(yù)期電池工作時間內(nèi)的所有狀態(tài)下的功耗，要考慮到上電、待機、空閑、動態(tài)和斷電等多種狀態(tài)。一個應(yīng)用于具有Wi-Fi通信功能的用戶手持設(shè)備中的FPGA，其可能只有5%的時間處于工作模式，其它20%的時間處于靜態(tài)，而75%的時間則處于待機狀態(tài)。

計算最壞情況下的靜態(tài)功耗。較新的FPGA技術(shù)可能具有超出設(shè)計師想像的靜態(tài)功耗，尤其是在過溫條件下。確?？紤]了內(nèi)核、I/O和任何輔助電源。當計算靜態(tài)功耗時，對每個元件都要應(yīng)用P=IV計算功耗。

3. 分析可預(yù)料的溫度和電壓變化要覆蓋整個產(chǎn)品功耗剖析過程。產(chǎn)品運行期間的熱量和電壓變化需要計算在內(nèi)。

4. 估算系統(tǒng)每種工作模式(如短期的高性能工作，長期的低性能工作) 下的電池的工作時間，進而確定最佳的選擇。

圖：與其它半導體器件不同，F(xiàn)PGA有著一些獨特的功率特性。

不應(yīng)該

1. 忘記使用低功率模式時需要考慮的因素。一些節(jié)電模式要求實現(xiàn)時考慮電路板尺寸，因此要求設(shè)計應(yīng)該能夠適應(yīng)這種情況。一些模式不適合被使用，是因為實現(xiàn)過程過于復(fù)雜，而且在設(shè)備進入或離開某個模式時需要等待一段長到無法容忍的時間。例如，SRAM或SRAM混合FPGA提供的低功率模式要求器件重配置，此時的功耗可上涌至1W。

2. 讓用戶靜態(tài)RAM和高I/O電壓吸收過多的功率。當使用本地或區(qū)域時鐘源創(chuàng)建時鐘區(qū)域時，要使用“enabled”邏輯屏蔽系統(tǒng)中的時鐘變化。用戶靜態(tài)RAM可能會吸收過多的功率，因此要選用能少用RAM的技術(shù)。I/O也會吸收大量功率，因此建議使用低電壓的TTL標準和較低的I/O電壓。采用串行低壓差分信號片到片數(shù)據(jù)傳輸要比片外并行總線節(jié)省更多的功率，而它可以采用雙倍數(shù)據(jù)速率寄存器實現(xiàn)。進一步檢查元件能否被集成或者功能能否被精簡，而較大的FPGA可以容納微控制器軟核，這些都可以節(jié)省功耗。

3. 僅依賴于測量得到的功率數(shù)據(jù)。要根據(jù)理論和功率模擬器的數(shù)字進行計算，并了解這些數(shù)字是如何得來的。這些數(shù)字考慮了硅片變化嗎？要記住，今天在平臺上測得的結(jié)果與明天交付的低功率器件的實際表現(xiàn)可能有很大的出入。因此只根據(jù)測量數(shù)據(jù)計算功率時要十分小心。

4. 遺漏額外元件的功耗值。有時用某種FPGA技術(shù)實現(xiàn)解決方案可能需要額外的元件。例如，自啟動設(shè)計可能需要用到存儲器，而非易失性FPGA可提供單片實現(xiàn)方案。

作者：Hezi Saar

高級產(chǎn)品行銷經(jīng)理

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