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用FPGA控制CLC5958型A/D轉(zhuǎn)換器實現(xiàn)的高速PCI數(shù)據(jù)采集卡

采用FPGA的低功耗系統(tǒng)設(shè)計

  • 　　結(jié)合采用低功耗元件和低功耗設(shè)計技術(shù)在目前比以往任何時候都更有價值。隨著元件集成更多功能，并越來越小型化，對低功耗的要求持續(xù)增長。當把可編程邏輯器件用于低功耗應用時，限制設(shè)計的低功耗非常重要。本文將討論減小動態(tài)和靜態(tài)功耗的各種方法，并且給出一些例子說明如何使功耗最小化。  　　功耗的三個主要來源是啟動、待機和動態(tài)功耗。器件上電時產(chǎn)生的相關(guān)電流即是啟動電流；待機功耗又稱作靜態(tài)功耗，是電源開啟但I/O上沒有開關(guān)活動時器件的功耗；動態(tài)功耗是指器件正常工作時的功耗。  　　啟動電流因器件而異
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使用Verilog實現(xiàn)基于FPGA的SDRAM控制器

  • 介紹了SDRAM的特點和工作原理，提出了一種基于FPGA的SDRAM控制器的設(shè)計方法，使用該方法實現(xiàn)的控制器可非常方便地對SDRAM進行控制。
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基于FPGA的毫米波多目標信號形成技術(shù)的研究

  • 毫米波多目標信號發(fā)生器通過模擬的方法產(chǎn)生多種類型高精度的雷達多目標回波信號，在實際雷達系統(tǒng)前端不具備的條件下對雷達系統(tǒng)后級進行調(diào)試，便于制導武器的性能測試，大大加快新武器的研制進程。毫米波多目標信號產(chǎn)生的關(guān)鍵是要求回波信號距離分辨率極高，常規(guī)的多目標信號產(chǎn)生方法如使用數(shù)字延時線產(chǎn)生多目標之間的延時，其控制不靈活，并且有些延時線需要接ECL電源，使用不方便也增加了設(shè)計的復雜度。使用分立元件實現(xiàn)延時則使電路元件過多，電路的穩(wěn)定性及延時的精確性也會大大降低。本文介紹一種新的產(chǎn)生毫米波雷達模擬器的多目標信號的方法
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FPGA 設(shè)計的四種常用思想與技巧

  • 　　本文討論的四種常用FPGA/CPLD設(shè)計思想與技巧：乒乓操作、串并轉(zhuǎn)換、流水線操作、數(shù)據(jù)接口同步化，都是FPGA/CPLD 邏輯設(shè)計的內(nèi)在規(guī)律的體現(xiàn)，合理地采用這些設(shè)計思想能在FPGA/CPLD設(shè)計工作種取得事半功倍的效果。 　　FPGA/CPLD的設(shè)計思想與技巧是一個非常大的話題，由于篇幅所限，本文僅介紹一些常用的設(shè)計思想與技巧，包括乒乓球操作、串并轉(zhuǎn)換、流水線操作和數(shù)據(jù)接口的同步方法。希望本文能引起工程師們的注意，如果能有意識地利用這些原則指導日后的設(shè)計工作，將取得事半功倍的效果！ 乒乓操作
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大型設(shè)計中FPGA的多時鐘策略

  • 　　利用FPGA 實現(xiàn)大型設(shè)計時，可能需要FPGA 具有以多個時鐘運行的多重數(shù)據(jù)通路，這種多時鐘FPGA 設(shè)計必須特別小心，需要注意最大時鐘速率、抖動、最大時鐘數(shù)、異步時鐘設(shè)計和時鐘/數(shù)據(jù)關(guān)系。設(shè)計過程中最重要的一步是確定要用多少個不同的時鐘，以及如何進行布線，本文將對這些設(shè)計策略深入闡述。 　　FPGA 設(shè)計的第一步是決定需要什么樣的時鐘速率，設(shè)計中最快的時鐘將確定FPGA 必須能處理的時鐘速率。最快時鐘速率由設(shè)計中兩個觸發(fā)器之間一個信號的傳輸時間P 來決定，如果P 大于時鐘周期T，則當信號在一個觸發(fā)
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自適應算術(shù)編碼的FPGA實現(xiàn)

  • 　　算術(shù)編碼是一種無失真的編碼方法，能有效地壓縮信源冗余度，屬于熵編碼的一種。算術(shù)編碼的一個重要特點就是可以按分數(shù)比特逼近信源熵，突破了Haffman編碼每個符號只不過能按整數(shù)個比特逼近信源熵的限制。對信源進行算術(shù)編碼，往往需要兩個過程，第一個過程是建立信源概率表，第二個過程是對信源發(fā)出的符號序列進行掃描編碼。而自適應算術(shù)編碼在對符號序列進行掃描的過程中，可一次完成上述兩個過程，即根據(jù)恰當?shù)母怕使烙嬆Ｐ秃彤斍胺栃蛄兄懈鞣柍霈F(xiàn)的頻率，自適應地調(diào)整各符號的概率估計值，同時完成編碼。盡管從編碼效率上看不如已
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HDLC控制協(xié)議的FPGA設(shè)計與實現(xiàn)

  • 設(shè)計了一種基于ＦＰＧＡ的ＨＤＬＣ協(xié)議控制系統(tǒng)?該系統(tǒng)可有效利用ＦＰＧＡ片內(nèi)硬件資源，無需外圍電路，高度集成且操作簡單。重點對協(xié)議的ＣＲＣ校驗及“０”比特插入模塊進行了介紹，給出了相應的ＶＨＤＬ代碼及功能仿真波形圖。
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基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)

  • 提出了一種基于FPGA和USB的高速數(shù)據(jù)傳輸、記錄及顯示系統(tǒng)的設(shè)計方案，并對其中的低電壓差分信號（LVDS）傳輸方式、FPGA功能模塊以及USB傳輸模塊等進行了介紹。
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基于FPGA的數(shù)字復接系統(tǒng)幀同步器設(shè)計與實現(xiàn)

  • 介紹了應用ＦＰＧＡ技術(shù)進行幀同步器設(shè)計的實現(xiàn)原理、系統(tǒng)框圖及設(shè)計中需要注意的問題，給出了用ＶＨＤＬ描述的幾個模塊的源代碼。
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基于C的設(shè)計方式簡化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設(shè)計

  • 基于C的設(shè)計方式簡化FPGA/協(xié)處理器混合平臺軟硬件協(xié)同設(shè)計   在最近幾年中日益流行在高性能嵌入式應用中使用現(xiàn)場可編程門陣列（FPGA）。FPGA已經(jīng)被證明有能力處理各種不同的任務(wù)，從相對簡單的控制功能到更加復雜的算法操作。雖然FPGA在某些功能上比設(shè)計專用ASIC硬件具有時間和成本上的優(yōu)勢，但在面向軟件應用中FPGA比傳統(tǒng)處理器和DSP的優(yōu)勢并沒有體現(xiàn)出來。這很大程度上是由于過去割裂了硬件和軟件開發(fā)工具和方法之間的關(guān)系?！　∪欢罱麱PGA在面向軟件設(shè)計工具方面的發(fā)展，及器件容量的持續(xù)增
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FPGA紅了，工具廠商笑了

  • FPGA紅了，工具廠商笑了Cool FPGAs Make Tool Vendors Laugh據(jù)Gartner Dataquest在去年美國DAC(設(shè)計自動化年會)期間公布的數(shù)據(jù)，每年采用ASIC開始進行設(shè)計的數(shù)量在逐年下降，取而代之的是ASSP（特殊應用標準產(chǎn)品），如圖1。由于深亞微米（DSM）制程以后，ASIC的開發(fā)成本不斷上升，因此標準產(chǎn)品中的FPGA是理想的選擇之一（如圖2）。FPGA的應用領(lǐng)域不斷擴大，未來，消費電子（例如HDTV、無線路由器）和汽車電子是所有應用中成長最快的（如圖3）。人們期盼
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平臺 FPGA 的發(fā)展帶來了什么？

  • 平臺 FPGA 的發(fā)展帶來了什么？ Will The Evolution of Platform FPGAs? 當今多平臺 FPGA 動搖 ASIC/ASSP 供應商。 作者 Richard Sevcik 賽靈思公司可編程邏輯系統(tǒng)與知識產(chǎn)權(quán)/內(nèi)核及軟件解決方案部執(zhí)行副總裁 　　有關(guān) FPGA 是否是 ASIC 和 ASSP 可行替代品的爭論已經(jīng)持續(xù)了近十年。iSupply、Gartner Dataquest 及其它業(yè)界分析師的研究表明當前正處在 ASIC 設(shè)計新客戶不斷減少，F(xiàn)PGA 設(shè)計新客戶
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在Matlab中實現(xiàn)FPGA硬件設(shè)計

  • System Generator for DSP是Xilinx公司開發(fā)的基于Matlab的DSP開發(fā)工具?同時也是一個基于FPGA的信號處理建模和設(shè)計工具。文章介紹了在Matlab中使用System Generator for DSP實現(xiàn)FPGA硬件設(shè)計的方法，同時給出了一個應用實例。
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Altera推出具有突破性體系的Stratix II系列FPGA

  • FPGA已在數(shù)據(jù)通信、電信、無線通信、消費類產(chǎn)品、醫(yī)療、工業(yè)和軍事等各應用領(lǐng)域當中占據(jù)重要地位。由于芯片開發(fā)成本不斷攀升，以及對更高性能的不斷追求，繼0.18mm和0.13mm之后，業(yè)界越來越熱衷于90nm芯片制造工藝。Xilinx、Intel等都已進入該領(lǐng)域，Altera也是其重要的倡導者。近期，Altera推出了嶄新體系的大容量Stratix II系列FPGA。它具有創(chuàng)新的自適應FPGA體系，即自適應邏輯模塊（ALM），這使其在單個器件中具有雙倍多的邏輯容量，比第一代Stratix器件速度快50%，效
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