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Altera MAX10: 時鐘分頻

  • 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設(shè),掌握了verilog的組合邏輯設(shè)計,接下來我們將學(xué)習(xí)時序邏輯的設(shè)計。====硬件說明====時鐘信號的處理是FPGA的特色之一,因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計,但是通過語言設(shè)計進(jìn)行時鐘分頻是最基本的訓(xùn)練,在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器,分頻的時鐘保持50%占空比。1,偶數(shù)分頻:偶數(shù)倍分頻相對簡單,比較容易理解。通
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Lattice MXO2: 時鐘分頻

  • 時鐘分頻在之前的實驗中我們已經(jīng)熟悉了小腳丫的各種外設(shè),掌握了verilog的組合邏輯設(shè)計,接下來我們將學(xué)習(xí)時序邏輯的設(shè)計。硬件說明時鐘信號的處理是FPGA的特色之一,因此分頻器也是FPGA設(shè)計中使用頻率非常高的基本設(shè)計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現(xiàn)各種時鐘的分頻和倍頻設(shè)計,但是通過語言設(shè)計進(jìn)行時鐘分頻是最基本的訓(xùn)練,在對時鐘要求不高的設(shè)計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現(xiàn)任意整數(shù)的分頻器,分頻的時鐘保持50%占空比。1,偶數(shù)分頻:偶數(shù)倍分頻相對簡單,比較容易理解。通過計數(shù)器計數(shù)是完
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Altera MAX10: 2位7段數(shù)碼管顯示

  • 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。====硬件說明====數(shù)碼管是工程設(shè)計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管(如果包括右下的小點可以認(rèn)為是8段)分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的,控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管,結(jié)構(gòu)如下圖所示:圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效,而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平
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Lattice MXO2: 2位7段數(shù)碼管顯示

  • 數(shù)碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設(shè)七段數(shù)碼管。硬件說明數(shù)碼管是工程設(shè)計中使用很廣的一種顯示輸出器件。一個7段數(shù)碼管(如果包括右下的小點可以認(rèn)為是8段)分別由a、b、c、d、e、f、g位段和表示小數(shù)點的dp位段組成。實際是由8個LED燈組成的,控制每個LED的點亮或熄滅實現(xiàn)數(shù)字顯示。通常數(shù)碼管分為共陽極數(shù)碼管和共陰極數(shù)碼管,結(jié)構(gòu)如下圖所示:圖1 共陽極、共陰極數(shù)碼管共陰8段數(shù)碼管的信號端低電平有效,而共陽端接高電平有效。當(dāng)共陽端接高電平時只要在各個位段上加上相應(yīng)的低電平信號就可以使相應(yīng)
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AI 處理能力快 14.7 倍,三星 Exynos 2400 芯片 NPU 信息曝光

  • IT之家?10 月 24 日消息,三星于今年 10 月 5 日在美國加州圣何塞舉辦的 System LSI 技術(shù)日活動中,正式宣布了 Exynos 2400 處理器,表示 CPU 性能要比 Exynos 2200 快 70%,AI 處理能力快 14.7 倍。國外科技媒體?Android?Headlines 近日分享了 Exynos 2400 處理器 NPU 芯片的更多細(xì)節(jié)。報告稱三星大幅優(yōu)化了 NPU 芯片對非線性運算的支持,通過架構(gòu)調(diào)整等優(yōu)化手段,Exynos 2400 在
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聯(lián)發(fā)科天璣 9300 處理器跑分突破 200 萬,安卓旗艦平臺新高

  • IT之家?10 月 23 日消息,今日安兔兔稱在后臺發(fā)現(xiàn)了疑似聯(lián)發(fā)科天璣 9300 的跑分成績,其表現(xiàn)十分亮眼。從安兔兔識別到的信息來看,天璣 9300 在 CPU 部分采用了 4 個超大核 Cortex-X4 搭配 4 個大核 Cortex-A720 的架構(gòu),并沒有小核心,疑似采用此前傳聞的“全大核”架構(gòu);GPU 型號則是 Immortalis-G720。這臺測試機內(nèi)置了 16GB 內(nèi)存以及 512GB 存儲,運行的是?Android 14?系統(tǒng),安兔兔統(tǒng)計到的總成績?yōu)?2
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Altera MAX10: 3-8譯碼器

  • 在這個實驗里我們將學(xué)習(xí)如何用Verilog來實現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分,電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下:從前面的實驗可以知道,當(dāng)FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入,這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

  • 在這個實驗里我們將學(xué)習(xí)如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分,電路的輸出只與輸入的當(dāng)前狀態(tài)相關(guān)的邏輯電路,常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下:從前面的實驗可以知道,當(dāng)FPGA輸出信號到LED為高電平時LED熄滅,反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入,這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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蘋果旗下芯片性能統(tǒng)計:iPhone 15 Pro 機型可媲美入門級 MacBook Air

  • IT之家?10 月 18 日消息,國外科技媒體 Macworld 混合對比了?iPhone、iPad?和 Mac 芯片性能,發(fā)現(xiàn)?iPhone 15 Pro?系列機型搭載的 A17 Pro 芯片,性能可以媲美入門級 MacBook Air。Mac 芯片的性能自然是最強的,其次是 iPad 和 iPhone 上所用的芯片,不過從跑分來看,iPad Pro?的性能和 MacBook Air 差別不大; 399 美元的?iPhone SE&n
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Altera MAX10: 點亮RGB三色燈

  • 在這個實驗里我們將學(xué)習(xí)控制小腳丫STEP-MAX10上的RGB三色LED的顯示,基本的原理和點亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED,我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED,采用的是共陽極的設(shè)計,RGB三種信號分別連接到FPGA的引腳,作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮,當(dāng)FPGA輸出高電平時LED熄滅,當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色,一共能產(chǎn)生8種顏色。====Verilog代碼=
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Lattice MXO2: 點亮RGB三色燈

  • 在這個實驗里我們將學(xué)習(xí)控制小腳丫STEP-MXO2上的RGB三色LED的顯示,基本的原理和點亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED,我們也可以用按鍵或者開關(guān)控制三色LED的顯示。這是開發(fā)板上的2個三色LED,采用的是共陽極的設(shè)計,RGB三種信號分別連接到FPGA的引腳,作為FPGA輸出信號控制。當(dāng)FPGA輸出低電平時LED變亮,當(dāng)FPGA輸出高電平時LED熄滅,當(dāng)兩種或者三種顏色變亮?xí)r會混合出不同顏色,一共能產(chǎn)生8種顏色。Verilog代碼// ******
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Altera MAX10: 點亮LED燈

  • 恭喜你拿到我們的小腳丫開發(fā)板,在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫,也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先準(zhǔn)備好軟硬件文檔,因為FPGA的設(shè)計是和硬件息息相關(guān),會經(jīng)常用到這些文檔。你還必須先安裝好Quartus Prime設(shè)計工具,這是用小腳丫STEP-MAX10必須用到的。 硬件說明STEP-MAX10開發(fā)板雖然很小巧,上面也集成了不少外設(shè),在本實驗里我們就看看如何用FPGA控制簡單外設(shè),如何用按鍵或者開關(guān)控制LED的亮和
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Lattice MXO2: 點亮LED燈

  • 恭喜你拿到我們的小腳丫開發(fā)板,在這個系列教程里你將更深入學(xué)習(xí)FPGA的設(shè)計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫,也可以從這里一步一步開始你的可編程邏輯學(xué)習(xí)。請先到云盤準(zhǔn)備好軟硬件文檔,因為FPGA的設(shè)計是和硬件息息相關(guān),會經(jīng)常用到這些文檔。你還必須先安裝好Diamond設(shè)計工具,這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧,上面也集成了不少外設(shè),在本實驗里我們就看看如何用FPGA控制簡單外設(shè),如何用按鍵或者開關(guān)控制LED的亮和滅。這是開
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實驗22 4位串行累加器

  • 實驗?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實驗了解累加器的意義及原理方法(3)掌握使用Verilog HDL語言基于FPGA實現(xiàn)累加器的原理及實現(xiàn)方法實驗任務(wù)設(shè)計一個4位串行累加器,電路原理框圖如圖所示,在開關(guān)K處設(shè)置串行輸入數(shù)據(jù),在CP端輸入8個脈沖,將完成一次,兩個四位串行數(shù)據(jù)的相加,結(jié)果存D-A中。實驗原理根據(jù)上述電路框圖,可以分割系統(tǒng)任務(wù)。累加器是一個具有特殊功能的二進(jìn)制寄存器,可以存放計算產(chǎn)生的中間結(jié)果,省去了計算單元的讀取操作,能加快計算單
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實驗21:智力競賽搶答器

  • 實驗?zāi)康模?)熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法;(2)通過實驗理解和掌握搶答器原理;(3)學(xué)習(xí)用Verilog HDL描述方法描述搶答器。實驗任務(wù)本實驗的任務(wù)是設(shè)計一個智力競賽搶答器,帶復(fù)位和主持人控制功能。一共4組選手,用開關(guān)k1,k2,k3,k4表示主持人復(fù)位開始搶答,獲得搶答的選手顯示對應(yīng)led,答題時間超過30秒報警每位選手初始分?jǐn)?shù)5分(RESET復(fù)位),主持人控制加分減分按鍵,每次增加或減少1分(最多9分),答題選手分?jǐn)?shù)顯示在數(shù)碼管實驗原理根據(jù)搶答器的功能,
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