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Altera MAX10: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。====硬件說明====流水燈實現是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現時序邏輯的基本思想。要用FPGA實現流水燈有很多種方法，在這里我們會用兩種不同的方法實現。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高
- 關鍵字： 流水燈 FPGA Lattice Diamond 小腳丫
Lattice MXO2: LED流水燈
- 在時鐘分頻實驗中我們練習了如何處理時鐘，接下來我們要學習如何利用時鐘來完成時序邏輯。硬件說明流水燈實現是很常見的一個實驗，雖然邏輯比較簡單，但是里面也包含了實現時序邏輯的基本思想。要用FPGA實現流水燈有很多種方法，在這里我們會用兩種不同的方法實現。1，模塊化設計：在之前的實驗中我們做了3-8譯碼器和時鐘分頻，如果把這兩個結合起來，我們就能搭建一個自動操作的流水LED顯示?？驁D如下：2，循環(huán)賦值：這是一種很簡潔的實現流水燈效果邏輯，就是定義一個8位的變量，在每個時鐘上升沿將最低位賦值給最高位，其他位右移一
- 關鍵字： 流水燈 FPGA Lattice Diamond 小腳丫
AMD Kria K24 SOM：為邊緣應用節(jié)約功耗、縮小尺寸
- 無論是電動汽車（ EV ）充電站的逆變器控制，還是手持式醫(yī)療設備的傳感器融合，抑或是發(fā)電系統(tǒng)、公共交通、自動化多軸工業(yè)機器人和醫(yī)療設備的電機控制。邊緣端數字信號處理（ DSP ）密集型應用都有著獨特的要求。其中一項要求在于，需要滿足邊緣應用的空間和功耗限制，并且適應持續(xù)不斷的變化。與此同時，無論在設計、制造、上市還是持續(xù)的產品管理方面，嵌入式系統(tǒng)架構師和應用開發(fā)人員均面臨著快速采取行動以及簡化流程的壓力。推出 AMD Kria K24 系統(tǒng)模塊我很高興地告訴大家，AMD 正擴展自適應 Kria? 系統(tǒng)模塊
- 關鍵字： DSP 邊緣應用 Kria K24 SOM
Altera MAX10: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。====硬件說明====時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現任意整數的分頻器，分頻的時鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡單，比較容易理解。通
- 關鍵字： 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 時鐘分頻
- 時鐘分頻在之前的實驗中我們已經熟悉了小腳丫的各種外設，掌握了verilog的組合邏輯設計，接下來我們將學習時序邏輯的設計。硬件說明時鐘信號的處理是FPGA的特色之一，因此分頻器也是FPGA設計中使用頻率非常高的基本設計之一。一般在FPGA中都有集成的鎖相環(huán)可以實現各種時鐘的分頻和倍頻設計，但是通過語言設計進行時鐘分頻是最基本的訓練，在對時鐘要求不高的設計時也能節(jié)省鎖相環(huán)資源。在本實驗中我們將實現任意整數的分頻器，分頻的時鐘保持50%占空比。1，偶數分頻：偶數倍分頻相對簡單，比較容易理解。通過計數器計數是完
- 關鍵字： 時序邏輯 時鐘分頻 FPGA Lattice Diamond 小腳丫
Altera MAX10: 2位7段數碼管顯示
- 數碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。====硬件說明====數碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現數字顯示。通常數碼管分為共陽極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平
- 關鍵字： 數碼管 FPGA Lattice Diamond 小腳丫
Lattice MXO2: 2位7段數碼管顯示
- 數碼管顯示本實驗將會讓你熟悉小腳丫上最后一種有意思的外設七段數碼管。硬件說明數碼管是工程設計中使用很廣的一種顯示輸出器件。一個7段數碼管（如果包括右下的小點可以認為是8段）分別由a、b、c、d、e、f、g位段和表示小數點的dp位段組成。實際是由8個LED燈組成的，控制每個LED的點亮或熄滅實現數字顯示。通常數碼管分為共陽極數碼管和共陰極數碼管，結構如下圖所示：圖1 共陽極、共陰極數碼管共陰8段數碼管的信號端低電平有效，而共陽端接高電平有效。當共陽端接高電平時只要在各個位段上加上相應的低電平信號就可以使相應
- 關鍵字： 數碼管顯示 FPGA Lattice Diamond 小腳丫
Altera MAX10: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。====硬件說明====組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。====Verilog代碼=
- 關鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Lattice MXO2: 3-8譯碼器
- 在這個實驗里我們將學習如何用Verilog來實現組合邏輯。硬件說明組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。Verilog代碼// *****
- 關鍵字： 組合邏輯 FPGA Lattice Diamond Verilog
Altera MAX10: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MAX10上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。====硬件說明====STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產生8種顏色。====Verilog代碼=
- 關鍵字： 三色RGBLED FPGA Lattice Diamond 小腳丫
Lattice MXO2: 點亮RGB三色燈
- 在這個實驗里我們將學習控制小腳丫STEP-MXO2上的RGB三色LED的顯示，基本的原理和點亮LED是相似的。硬件說明STEP-MXO2 V2開發(fā)板上面有兩個三色LED，我們也可以用按鍵或者開關控制三色LED的顯示。這是開發(fā)板上的2個三色LED，采用的是共陽極的設計，RGB三種信號分別連接到FPGA的引腳，作為FPGA輸出信號控制。當FPGA輸出低電平時LED變亮，當FPGA輸出高電平時LED熄滅，當兩種或者三種顏色變亮時會混合出不同顏色，一共能產生8種顏色。Verilog代碼// ******
- 關鍵字： 三色RGBLED FPGA Lattice Diamond 小腳丫
Altera MAX10: 點亮LED燈
- 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關，會經常用到這些文檔。你還必須先安裝好Quartus Prime設計工具，這是用小腳丫STEP-MAX10必須用到的。 硬件說明STEP-MAX10開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關控制LED的亮和
- 關鍵字： LED FPGA Lattice Diamond 小腳丫
Lattice MXO2: 點亮LED燈
- 恭喜你拿到我們的小腳丫開發(fā)板，在這個系列教程里你將更深入學習FPGA的設計同時更深入了解我們的小腳丫。如果你還沒有開始使用小腳丫，也可以從這里一步一步開始你的可編程邏輯學習。請先到云盤準備好軟硬件文檔，因為FPGA的設計是和硬件息息相關，會經常用到這些文檔。你還必須先安裝好Diamond設計工具，這是用小腳丫STEP-MXO2必須用到的。1. 硬件說明STEP-MXO2 V2開發(fā)板雖然很小巧，上面也集成了不少外設，在本實驗里我們就看看如何用FPGA控制簡單外設，如何用按鍵或者開關控制LED的亮和滅。這是開
- 關鍵字： LED FPGA Lattice Diamond 小腳丫
實驗22 4位串行累加器
- 實驗目的（1）熟悉和掌握FPGA開發(fā)流程和Lattice Diamond軟件使用方法；（2）通過實驗了解累加器的意義及原理方法（3）掌握使用Verilog HDL語言基于FPGA實現累加器的原理及實現方法實驗任務設計一個4位串行累加器，電路原理框圖如圖所示，在開關K處設置串行輸入數據，在CP端輸入8個脈沖，將完成一次，兩個四位串行數據的相加，結果存D-A中。實驗原理根據上述電路框圖，可以分割系統(tǒng)任務。累加器是一個具有特殊功能的二進制寄存器，可以存放計算產生的中間結果，省去了計算單元的讀取操作，能加快計算單
- 關鍵字： 累加器 FPGA Lattice Diamond Verilog HDL
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歡迎您創(chuàng)建該詞條，闡述對fpga+dsp的理解，并與今后在此搜索fpga+dsp的朋友們分享。 創(chuàng)建詞條
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