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基于ADSP-BF537的視頻SOC驗(yàn)證方案

本文介紹一種利用嵌入Blackfin處理器的ADSP-BF537作為處理器進(jìn)行SoC的FPGA實(shí)時(shí)驗(yàn)證的方案及其總線接口轉(zhuǎn)換...
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基于IP核的FPGA設(shè)計(jì)方法

前　言幾年前設(shè)計(jì)專(zhuān)用集成電路(ASIC) 還是少數(shù)集成電路設(shè)計(jì)工程師的事, 隨著硅的集成度不斷提高,百萬(wàn)門(mén)的ASIC 已不難實(shí)現(xiàn), 系統(tǒng)制造公司的設(shè)計(jì)人員正越來(lái)越多地采用ASIC 技術(shù)集成系統(tǒng)級(jí)功能(System L evel In tegrete - SL I) , 或稱(chēng)片上系統(tǒng)(System on a ch ip ) , 但ASIC 設(shè)計(jì)能力跟不上制造能力的矛盾也日益突出?，F(xiàn)在設(shè)計(jì)人員已不必全部用邏輯門(mén)去設(shè)計(jì)ASIC, 類(lèi)似于用集成電路( IC) 芯片在印制板上的設(shè)計(jì),ASIC 設(shè)計(jì)人員可以應(yīng)用等
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基于FPGA的MPEG-4編解碼器

您是否曾想在您的 FPGA 設(shè)計(jì)中使用先進(jìn)的視頻壓縮技術(shù)，卻發(fā)現(xiàn)實(shí)現(xiàn)起來(lái)太過(guò)復(fù)雜？現(xiàn)在您無(wú)需成為一名視頻專(zhuān)家就能在您的系統(tǒng)中使用視頻壓縮。賽靈思新推出的 MPEG-4 編碼器/解碼器核可以幫助您滿(mǎn)足視頻壓縮需求。
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基于并行流水線結(jié)構(gòu)的可重配FIR濾波器的FPGA實(shí)現(xiàn)

1 并行流水結(jié)構(gòu)FIR的原理在用FPGA或?qū)Ｓ眉呻娐穼?shí)現(xiàn)數(shù)字信號(hào)處理算法時(shí)，計(jì)算速度和芯片面積是兩個(gè)相互制約的主要問(wèn)題。實(shí)際應(yīng)用FIR濾波器時(shí)，要獲得良好的濾波效果，濾波器的階數(shù)可能會(huì)顯著增加，有時(shí)可能會(huì)多達(dá)幾百階。因此，有必要在性能和實(shí)現(xiàn)復(fù)雜性之間做出選擇，也就是選擇不同的濾波器實(shí)現(xiàn)結(jié)構(gòu)。這里運(yùn)用并行流水線結(jié)構(gòu)來(lái)實(shí)現(xiàn)速度和硬件面積之間的互換和折衷。在關(guān)鍵路徑插入寄存器的流水線結(jié)構(gòu)是提高系統(tǒng)吞吐率的一項(xiàng)強(qiáng)大的實(shí)現(xiàn)技術(shù)，并且不需要大量重復(fù)設(shè)置硬件。流水線的類(lèi)型主要分為兩種：算術(shù)流水線和指令流水線
關(guān)鍵字： FIR濾波器 FPGA 并行流水線單片機(jī) 可重配嵌入式系統(tǒng)

FPGA設(shè)計(jì)的驗(yàn)證技術(shù)及應(yīng)用原則

FPGA設(shè)計(jì)和驗(yàn)證工程師當(dāng)今面臨的最大挑戰(zhàn)之一是時(shí)間和資源制約。隨著FPGA在速度、密度和復(fù)雜性方面的增加，完成一個(gè)完整時(shí)序驗(yàn)證對(duì)人力和計(jì)算機(jī)處理器、存儲(chǔ)器提出了更多更高的要求。　　隨著FPGA器件體積和復(fù)雜性的不斷增加，設(shè)計(jì)工程師越來(lái)越需要有效的驗(yàn)證方。時(shí)序仿真可以是一種能發(fā)現(xiàn)最多問(wèn)題的驗(yàn)證方法，但對(duì)許多設(shè)計(jì)來(lái)說(shuō)，它常常是最困難和費(fèi)時(shí)的方法之一。過(guò)去，采用標(biāo)準(zhǔn)臺(tái)式計(jì)算機(jī)的時(shí)序仿真是以小時(shí)或分鐘計(jì)算的，但現(xiàn)在對(duì)某些項(xiàng)目來(lái)說(shuō)，在要求采用高性能64位服務(wù)器的情況下，其測(cè)試時(shí)間卻要幾天甚至幾周。這樣，這種
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基于ARM的FPGA加載配置實(shí)現(xiàn)

引言基于SRAM工藝FPGA在每次上電后需要進(jìn)行配置，通常情況下FPGA的配置文件由片外專(zhuān)用的EPROM來(lái)加載。這種傳統(tǒng)配置方式是在FPGA的功能相對(duì)穩(wěn)定的情況下采用的。在系統(tǒng)設(shè)計(jì)要求配置速度高、容量大、以及遠(yuǎn)程升級(jí)時(shí)，這種方法就顯得很不實(shí)際也不方便。本文介紹了通過(guò)ＡＲＭ對(duì)可編程器件進(jìn)行配置的的設(shè)計(jì)和實(shí)現(xiàn)。 1 配置原理與方式 1.1 配置原理在FPGA正常工作時(shí)，配置數(shù)據(jù)存儲(chǔ)在SRAM單元中，這個(gè)SRAM單元也被稱(chēng)為配置存儲(chǔ)（Configuration RAM）。由于SRAM是易失性的存
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基于SYSTEM C的FPGA設(shè)計(jì)方法

一、概述隨著VLSI的集成度越來(lái)越高，設(shè)計(jì)也越趨復(fù)雜。一個(gè)系統(tǒng)的設(shè)計(jì)往往不僅需要硬件設(shè)計(jì)人員的參與，也需要有軟件設(shè)計(jì)人員的參與。軟件設(shè)計(jì)人員與硬件設(shè)計(jì)人員之間的相互協(xié)調(diào)就變的格外重要，它直接關(guān)系到工作的效率以及整個(gè)系統(tǒng)設(shè)計(jì)的成敗。傳統(tǒng)的設(shè)計(jì)方法沒(méi)有使軟件設(shè)計(jì)工作與硬件設(shè)計(jì)工作協(xié)調(diào)一致，而是將兩者的工作割裂開(kāi)來(lái)。軟件算法的設(shè)計(jì)人員在系統(tǒng)設(shè)計(jì)后期不能為硬件設(shè)計(jì)人員的設(shè)計(jì)提供任何的幫助。同時(shí)現(xiàn)在有些大規(guī)模集成電路設(shè)計(jì)中往往帶有DSP Core或其它CPU Core。這些都使得單
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基于DSP+FPGA結(jié)構(gòu)的小波圖像處理系統(tǒng)設(shè)計(jì)

介紹了一種基于DSP+FPGA結(jié)構(gòu)的小波圖像處理系統(tǒng)設(shè)計(jì)方案，以高性能數(shù)字信號(hào)處理器ADSP—BF535作為核心，結(jié)合現(xiàn)場(chǎng)可編程門(mén)陣列FPGA，實(shí)現(xiàn)了實(shí)時(shí)數(shù)字圖像處理。　　小波分析是近年迅速發(fā)展起來(lái)的新興學(xué)科，與Fourier分析和Gabor變換相比，小波變換是時(shí)間(空間)頻率的局部化分析，它通過(guò)伸縮平移運(yùn)算對(duì)信號(hào)逐步進(jìn)行多尺度細(xì)化，最終達(dá)到高頻處時(shí)間細(xì)分和低頻處頻率細(xì)分，能自動(dòng)適應(yīng)時(shí)頻信號(hào)分析的要求，從而可聚焦到信號(hào)的任意細(xì)節(jié)．解決了Fourier分
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FPGA在智能儀表中的應(yīng)用

隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)進(jìn)行數(shù)字信號(hào)處理得到了飛速發(fā)展。由于FPGA具有現(xiàn)場(chǎng)可編程的特點(diǎn)，可以實(shí)現(xiàn)專(zhuān)用集成電路，因此越來(lái)越受到硬件電路設(shè)計(jì)工程師們的青睞。目前，在自動(dòng)化監(jiān)測(cè)與控制儀器和裝置中，大多以8位或16位MCU為核心部件。然而伴隨著生產(chǎn)技術(shù)的進(jìn)步和發(fā)展，對(duì)監(jiān)測(cè)與控制的要求也在不斷提高，面對(duì)日益復(fù)雜的監(jiān)測(cè)對(duì)象和控制算法，傳統(tǒng)的MCU往往不堪重負(fù)。把FPGA運(yùn)用到這些儀表和設(shè)備中，可以減少這些儀器、設(shè)備的開(kāi)發(fā)周期，大幅度提升這些儀器的性能，減少總成本和體積。在低阻值
關(guān)鍵字： FPGA) 測(cè)量測(cè)試單片機(jī) 嵌入式系統(tǒng) 智能儀表

FPGA在衛(wèi)星數(shù)字電視碼流轉(zhuǎn)發(fā)器設(shè)計(jì)中的應(yīng)用

1 引言由于數(shù)字電視能提供更清晰的圖像、更逼真的聲音、更大的屏幕，以及數(shù)字化傳輸方式所特有的高效數(shù)據(jù)傳輸率，可以在有限的傳輸頻帶內(nèi)傳送更多的電視節(jié)目，正成為數(shù)字化視聽(tīng)技術(shù)發(fā)展的一個(gè)新方向。作為數(shù)字電視前端設(shè)備中的衛(wèi)星數(shù)字電視碼流轉(zhuǎn)發(fā)器，簡(jiǎn)稱(chēng)為碼流機(jī)，其主要功能就是接收頻率為950～2 150 MHz的國(guó)內(nèi)外數(shù)字衛(wèi)星節(jié)目信號(hào)進(jìn)行QPSK解調(diào)，并轉(zhuǎn)換成ASI格式的MPEG-2傳輸流，輸出給TS流復(fù)用器、QAM調(diào)制器等前端設(shè)備處理后發(fā)射到數(shù)字電視終端用戶(hù)，即相當(dāng)于有線電視臺(tái)轉(zhuǎn)播節(jié)目的信號(hào)源；同時(shí)他還輸出
關(guān)鍵字： FPGA 單片機(jī) 電視碼流嵌入式系統(tǒng) 衛(wèi)星轉(zhuǎn)發(fā)器

Altera宣布基于FPGA的加速器支持Intel前端總線

　　Altera公司宣布，XtremeData在其XD2000i可插入式FPGA協(xié)處理器模塊中選用了高性能Stratix® III FPGA，該模塊支持Intel的前端總線(FSB)?；贗ntel Xeon處理器的服務(wù)器采用這一高性能計(jì)算方案后，能夠進(jìn)一步增強(qiáng)處理能力。該模塊可直接插入雙插槽或者四插槽服務(wù)器的處理插槽中。與單個(gè)處理器相比，其加速性能提高了10倍到100倍，同時(shí)降低了系統(tǒng)總功耗。　　XtremeData公司CEO Ravi Chandran評(píng)論說(shuō)：“在高性能計(jì)算市場(chǎng)應(yīng)用中，St
關(guān)鍵字： Altera FPGA Intel 單片機(jī) 加速器前端總線嵌入式系統(tǒng)

利用Altera增強(qiáng)型配置片實(shí)現(xiàn)FPGA動(dòng)態(tài)配置

1. 引言在當(dāng)今復(fù)雜數(shù)字電路設(shè)計(jì)中，大多采用以"嵌入式微控制器+FPGA"為核心的體系結(jié)構(gòu)此體系結(jié)構(gòu)中FPGA配置效率和靈活性的差異影響了產(chǎn)品的開(kāi)周期和產(chǎn)品升級(jí)的易施性。傳統(tǒng)的FPGA配置方案(例如調(diào)試階段的專(zhuān)用下載電纜方式。成品階段的專(zhuān)用配置片方式)在成本、效率、靈活性方面都存在著明顯不足。針對(duì)這樣的實(shí)際問(wèn)題，基于嵌入式微控制器與FPGA廣泛共存于復(fù)雜數(shù)字系統(tǒng)的背景，借鑒軟件無(wú)線電"一機(jī)多能"的思想，提出了一種對(duì)現(xiàn)有傳統(tǒng)FPGA配置方案硬件電路稍做調(diào)整并增加部分軟件功能。即可實(shí)現(xiàn)FPGA動(dòng)態(tài)配置的方
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JPEG2000中嵌入式塊編碼的FPGA設(shè)計(jì)

隨著多媒體市場(chǎng)的迅猛發(fā)展，百萬(wàn)像素的數(shù)碼相機(jī)、各種功能強(qiáng)大的彩屏手機(jī)等數(shù)字消費(fèi)產(chǎn)品逐漸普及。這些多媒體應(yīng)用均需要處理高質(zhì)量、高分辨率的大圖像，這對(duì)存儲(chǔ)介質(zhì)的容量和傳輸信道的帶寬都提出了新要求。圖像壓縮的國(guó)際標(biāo)準(zhǔn)JPEG已不能滿(mǎn)足這些新的要求，而且它在低碼率時(shí)還存在著方塊效率。因此，從1997年開(kāi)始，JPEG委員會(huì)就致力于開(kāi)發(fā)新的靜態(tài)圖像壓縮標(biāo)準(zhǔn)JPEG2000,并在2000年8月形成了最終經(jīng)濟(jì)核草案，在2000年12月使其成為了國(guó)標(biāo)標(biāo)準(zhǔn)。 JPEG2000相比JPE
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賽靈思在中國(guó)IDF上展示全球性能最高的FPGA 加速模塊

　　賽靈思公司今天宣布將在本周舉辦的中國(guó)英特爾信息技術(shù)峰會(huì)（ Intel Developer Forum China）上展示全球性能最高的FPGA加速模塊。賽靈思計(jì)算加速平臺(tái)（ACP）采用基于FPGA的加速模塊滿(mǎn)足Intel基于FPGA的前端總線(FSB) 的要求并且展示了完全支持FSB的可插入Intel Xeon CPU插槽的Virtex-5 FPGA 模塊。　　賽靈思將展示通過(guò)Intel FSB總線在系統(tǒng)存儲(chǔ)器和最新的65nm Virtex&n
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Harris新視頻廣播路由器線路選用Altera Stratix II GX FPGA

　　Altera公司宣布，Harris公司在最近推出的Platinum™視頻廣播路由器線路中采用了Stratix® II GX開(kāi)發(fā)套件和3Gbps串行數(shù)字接口(SDI)知識(shí)產(chǎn)權(quán)(IP) MegaCore®功能，使其開(kāi)發(fā)時(shí)間縮短了幾個(gè)月。　　Harris廣播通信部總裁Tim Thorsteinson評(píng)論說(shuō)：“Altera的SDI解決方案幫助我們節(jié)省了工程時(shí)間，保證了高清晰信號(hào)完整性。Altera為我們提供全面的開(kāi)發(fā)支持，包括高質(zhì)量MegaCore，提高了我們工程團(tuán)隊(duì)的效能，使
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