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認知無線電的頻譜檢測的FPGA實現(xiàn)

  • 　　項目背景 　　項目名稱：認知無線電的頻譜檢測 　　項目背景：隨著無線通信需求的不斷增長，可用的頻譜資源越來越少，呈現(xiàn)日趨緊張的狀況;另一方面，人們發(fā)現(xiàn)全球授權(quán)頻段尤其是信號傳播特性較好的低頻段的頻譜利用率極低。認知無線電技術(shù)為解決頻譜利用率低的問題提供了行之有效的方法。由于認知無線電在使用空閑頻段進行通信的同時不斷地檢測授權(quán)用戶的出現(xiàn)，一旦檢測到授權(quán)用戶要使用該頻段，認知無線電用戶便自動退出并轉(zhuǎn)移到其他空閑頻段繼續(xù)通信，確保在不干擾授權(quán)用戶的情況下，與他們進行頻譜共享。這樣一來，在沒有增加新頻段的
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用于 Virtex-5 FPGA 的浮點接口

  • 　　本文介紹Virtex - 5 FXT FPGA系列浮點接口，賽靈思logiCORE的IP處理器單元( APU )輔助PowerPC 440嵌入式微處理器設(shè)計的IP基礎(chǔ)知識。 　　點擊此處下載
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使用Virtex-5 FPGA實現(xiàn)LTE仿真器

  • 　　功能強大的可編程邏輯平臺使得Prisma Engineering公司能夠針對所有蜂窩網(wǎng)絡(luò)提供可重配置無線測試設(shè)備。長期演進(LTE)是移動寬帶的最3GPP標準，它打破了現(xiàn)有蜂窩網(wǎng)絡(luò)的固有模式。LTE與前代UMTS和GSM標準相比，除采用高頻譜效率的射頻技術(shù)外，其架構(gòu)還得到了大幅簡化。LTE系統(tǒng)的無線接入部分Node-B，是連接無線電和整個互聯(lián)網(wǎng)協(xié)議核心網(wǎng)絡(luò)之間的邊緣設(shè)備。這種架構(gòu)無法監(jiān)測和測試等效于UMTS中間鏈路上的元件。必須通過無線電接口，才能有效地測試LTE網(wǎng)絡(luò)元件。 　　這正是Prisma
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基于Virtex-5的3.125G串行傳輸系統(tǒng)的設(shè)計與驗證

  • 　　1 引言 　　隨著電子系統(tǒng)的不斷發(fā)展，芯片間以及板間的數(shù)據(jù)傳輸需求也在不斷增長，傳統(tǒng)的單端并行數(shù)據(jù)傳輸模式早已不能滿足現(xiàn)在高帶寬應(yīng)用的要求。USB 3.0、SATA 3.0、PCI-E 2.0等新串行規(guī)范的發(fā)布以及更高速的串并/并串轉(zhuǎn)換單元(SERDES)芯片的推出更是引起了業(yè)界對高速差分串行數(shù)據(jù)傳輸?shù)臒o限憧憬。為了解決下一代無線通信基站中多天線(MIMO)信號處理所帶來的巨大數(shù)據(jù)吞吐量要求，本文基于Virtex-5 FPGA的GTP單元給出了一種在高級電信計算架構(gòu)(ATCA)機箱內(nèi)實現(xiàn)單對差分線進
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Gbps無線基站設(shè)計中Virtex-5FPGA的應(yīng)用

  • 　　本文基于Virtex-5FPGA設(shè)計面向未來移動通信標準的Gbps無線通信基站系統(tǒng)，具有完全的可重配置性，可以完成MIMO、OFDM及LDPC等復雜信號處理算法，實現(xiàn)1Gbps速率的無線通信。 　　引言 　　隨著集成電路(IC)技術(shù)進入深亞微米時代，片上系統(tǒng)SoC(SySTem-ON-a-Chip)以其顯著的優(yōu)勢成為當代IC設(shè)計的熱點。基于軟硬件協(xié)同設(shè)計及IP復用技術(shù)的片上系統(tǒng)具有功能強大、高集成度和低功耗等優(yōu)點，可顯著降低系統(tǒng)體積和成本，縮短產(chǎn)品上市的時間。IP核是SoC設(shè)計的一個重要組成部分，
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基于Virtex-5平臺的真隨機數(shù)發(fā)生器的設(shè)計實現(xiàn)

  • 　　真隨機數(shù)發(fā)生器(TRNG)在統(tǒng)計學、信息安全等領(lǐng)域有著廣泛的應(yīng)用。在這些領(lǐng)域中，不僅要求數(shù)據(jù)序列分布均勻、彼此獨立，而且要求其具有不可預測性，能夠抵御針對隨機性的攻擊。B.Sunar，W.J.Martin和D.R.Stinson提出，真隨機數(shù)發(fā)生器的性能受3個因素的影響：熵源(Entropy Source)，采集方式(Harvesting Mechanism)和后續(xù)處理(Post-Processing)。在電路系統(tǒng)中最常見的三種真隨機數(shù)產(chǎn)生方法為：1)直接放大法：放大電路中的電阻熱噪聲等物理噪聲，通過
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是德科技推出支持光學相干斷層成像技術(shù)的 12 位 PCIe 高速數(shù)據(jù)采集卡

  • 　　是德科技公司日前宣布與 YellowSys 攜手推出 U5303A 12 位 PCle® 高速數(shù)據(jù)采集卡，該產(chǎn)品提供專為光學相干斷層成像(OCT)技術(shù)設(shè)計的新選件。YellowSys 是一家 IP 處理固件和軟件供應(yīng)商。 　　是德科技數(shù)據(jù)采集解決方案使用信號重采樣方法，為極差分析提供板上增強，并提供穩(wěn)定的 ADC 信號采樣節(jié)奏。該解決方案主要關(guān)注信號采集過程中的時鐘穩(wěn)定性，以避免采樣節(jié)奏發(fā)生變化。在使用外部 k 時鐘時，通常會對信號采集產(chǎn)生不利影響。此外，信號處理直接在數(shù)據(jù)采集卡上實時進行，
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2015，全新的美高森美來了

  • 　　新年伊始，美高森美(Microsemi)全球市場營銷執(zhí)行副總裁Russ?Garcia向媒體展示了一個全新的美高森美?！　∪麦w現(xiàn)在：美高森美的營收在過去五年里增長了一倍。2014財年，營收為11.4億美元。焦點市場集中在通信(占總營收的38%)、國防和安全(28%)、航空航天(13%)以及工業(yè)(23%)。幾年來，通過不斷地并購和通過創(chuàng)新實現(xiàn)自有產(chǎn)品的內(nèi)生增長，美高森美不斷成長為產(chǎn)品線多樣，多元化發(fā)展的公司?！　uss?Garcia透露，2015的美高森美將在以下三個領(lǐng)域更上層樓：
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零基礎(chǔ)學FPGA（十二）對于初學者一篇很不錯的文章

  • 　　長期以來很多新入群的菜鳥們總 是在重復的問一些非常簡單但是又讓新手困惑不解的問題。作為管理員經(jīng)常要給這些菜鳥們普及基礎(chǔ)知識，但是非常不幸的是很多菜鳥懷著一種浮躁的心態(tài)來學習 FPGA，總是急于求成。 　　再加上國內(nèi)大量有關(guān)FPGA的垃圾教材的誤導，所以很多菜鳥始終無法入門。為什么大量的人會覺得FPGA難學?作為著名FPGA 提供商Altera授權(quán)的金牌培訓師，本管理員決心開貼來詳細講一下菜鳥覺得FPGA難學的幾大原因。 　　1、不熟悉 FPGA的內(nèi)部結(jié)構(gòu)，不了解可編程邏輯器件的基本原理。 　　F
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【從零開始走進FPGA】你想干嘛——邊沿檢測技術(shù)

  • 　　一、為什么要講邊沿檢測 　　也許，沒有那么一本教科書，會說到這個重要的思想;也許，學了很久的你，有可能不知道這個重要的思想吧。很慚愧，我也是在當年學了1年后才領(lǐng)悟到這個思想的。 　　說實話，我的成長很艱辛，沒有人能給我系統(tǒng)的指導，而我得撐起這一片藍天，于是乎無數(shù)個漏洞，我一直在修補我的不足。我沒能對自己滿足過，不是說我“貪得無厭”，而是，我不夠“完美”。人可以不完美，但不可以不追求完美;或許終點永遠達不到，但努力的過程，你一直在靠近完美;有方向感地奮
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基于FPGA的跨時鐘域信號處理——同步設(shè)計的重要

  • 　　上次提出了一個處于異步時鐘域的MCU與FPGA直接通信的實現(xiàn)方式，其實在這之前，特權(quán)同學想列舉一個異步時鐘域中出現(xiàn)的很典型的問題。也就是要用一個反例來說明沒有足夠重視異步通信會給整個設(shè)計帶來什么樣的危害。 　　特權(quán)同學要舉的這個反例是真真切切的在某個項目上發(fā)生過的，很具有代表性。它不僅會涉及使用組合邏輯和時序邏輯在異步通信中的優(yōu)劣、而且能把亞穩(wěn)態(tài)的危害活生生的展現(xiàn)在你面前。 　　從這個模塊要實現(xiàn)的功能說起吧，如圖1所示，實現(xiàn)的功能其實很簡單的，就是一個頻率計，只不過FPGA除了脈沖采集進行計數(shù)外，
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基于ISE設(shè)計提供低功耗FPGA解決方案

  • 　　從Xilinx公司推出FPGA二十多年來，研發(fā)工作大大提高了FPGA的速度和面積效率，縮小了FPGA與ASIC之間的差距，使FPGA成為實現(xiàn)數(shù)字電路的優(yōu)選平臺。今天，功耗日益成為FPGA供應(yīng)商及其客戶關(guān)注的問題。 　　降低FPGA功耗是降低封裝和散熱成本、提高器件可靠性以及打開移動電子設(shè)備等新興市場之門的關(guān)鍵。 　　Xilinx在提供低功耗FPGA解決方案方面較有經(jīng)驗。本文說明如何應(yīng)用計算機輔助設(shè)計(CAD)技術(shù)，如Xilinx ISE(集成軟件環(huán)境)9.2i版本軟件使功能有效降低。 　　CMO
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：典型實例-增量式設(shè)計演示

  • 　　6.9 典型實例12：增量式設(shè)計(Incremental Design)演示 　　6.9.1 實例的內(nèi)容及目標 　　1.實例的主要內(nèi)容 　　6.7節(jié)對增量式設(shè)計這一方法的基本概念和流程做了全面的介紹。本節(jié)將以一個具體的實例幫助讀者熟悉增量式設(shè)計的操作流程。 　　本實例的源代碼參見隨書光盤Example6.9。此程序為PC機通過串口向SRAM寫入數(shù)據(jù)，再由FPGA從SRAM中讀取數(shù)據(jù)通過串口將其送到PC機。 　　本實例的重點在于設(shè)計過程中是如何應(yīng)用增量式設(shè)計的，而不是如何實現(xiàn)程序本身的功能。
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：典型實例-ChipScope功能演示

  • 　　6.8 典型實例11：ChipScope功能演示 　　6.8.1 實例的內(nèi)容及目標 　　1.實例的主要內(nèi)容 　　本節(jié)通過一個簡單的計數(shù)器，使用ChipScope的兩種實現(xiàn)流程，基于Xilinx開發(fā)板完成設(shè)計至驗證的完整過程。本實例的工作環(huán)境如下。 　　· 設(shè)計軟件：ISE 7.1i。 　　· 綜合工具：ISE自帶的XST。 　　· 仿真軟件：ModelSim SE 5.8C。 　　· 在線調(diào)試：ChipScope Pro 8.2i。
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FPGA設(shè)計開發(fā)軟件ISE使用技巧之：片上邏輯分析儀（ChipScope Pro）使用技巧

  • 　　6.7 片上邏輯分析儀(ChipScope Pro)使用技巧 　　在FPGA的調(diào)試階段，傳統(tǒng)的方法在設(shè)計FPGA的PCB板時，保留一定數(shù)量的FPGA管腳作為測試管腳。在調(diào)試的時候?qū)⒁獪y試的信號引到測試管腳，用邏輯分析儀觀察內(nèi)部信號。 　　這種方法存在很多弊端：一是邏輯分析儀價格高昂，每個公司擁有的數(shù)量有限，在研發(fā)期間往往供不應(yīng)求，影響進度;二是PCB布線后測試腳的數(shù)量就確定了，不能靈活地增加，當測試腳不夠用時會影響測試，測試管腳太多又影響PCB布局布線。 　　ChipScope Pro是ISE下
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