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基于FPGA 的二維提升小波變換IP核設計

  • 提出了一種高效并行的二維離散提升小波(DWT)變換結構，該結構只需要7 行數(shù)據(jù)緩存，即可實現(xiàn)行和列方向同時進行濾波變換。
  • 關鍵字： 小波變換  數(shù)據(jù)緩存  FPGA  IP核  

基于FPGA控制的IDE磁盤陣列設計

  • 設計了一種基于FPGA控制的高速數(shù)據(jù)存儲系統(tǒng)。該系統(tǒng)采用FPGA實現(xiàn)了對四個符合ATA-6規(guī)范的、RAID 0配置的IDE磁盤陣列的管理，并配合四個SDRAM實現(xiàn)對數(shù)據(jù)的高速穩(wěn)定存儲。該磁盤陣列同時掛四個IDE硬盤，平均數(shù)據(jù)流達到200MB/s，峰值傳輸速率達到800MB/s，也可以擴展更多硬盤，構成大容量的磁盤陣列。
  • 關鍵字： 高速數(shù)據(jù)存儲  IDE磁盤陣列  FPGA  

軟件無線電數(shù)字下變頻技術研究及FPGA實現(xiàn)

  • 在數(shù)字下變頻系統(tǒng)實現(xiàn)方案中，輸入的模擬中頻信號經過高速A/D采樣數(shù)字化后與數(shù)控振蕩器NCO(Numerically Controlled Osillator)產生的正交本振信號混頻，然后再由抽取濾波模塊進行處理，以輸出低速的低頻或基帶信號。本文以軟件無線電數(shù)字下變頻技術為研究對象，參考GSM系統(tǒng)建立數(shù)字下變頻系統(tǒng)。
  • 關鍵字： 數(shù)字變頻  軟件無線電  FPGA  

10Gbps線速轉發(fā)引擎的并行流水線設計與實現(xiàn)

  • 設計了一種基于FPGA平臺的并行處理流水線結構，配合高速查表，可支持10Gbps接口的報文轉發(fā)。該設計已應用在國家863計劃重大課題“可擴展到T比特的高性能IPv4/v6路由器基礎平臺及實驗系統(tǒng)”中,并通過測試。
  • 關鍵字： 并行流水線  高速查表  FPGA  

基于FPGA的雙路可移相任意波形發(fā)生器

  • 本文論述了利用用FPGA來開發(fā)DDS函數(shù)發(fā)生器的總體設計思路，詳細討論了任意波形產生、頻率精確調整、雙路移相輸出、PWM調制波產生、D/A轉換與濾波電路、鍵盤與顯示等諸方面軟硬件實現(xiàn)方法。 整個設計
  • 關鍵字： DDS  任意波形發(fā)生器  FPGA  

基于FPGA的全數(shù)字交流伺服系統(tǒng)信號處理

  • 在交流伺服驅動系統(tǒng)概念的基礎上，提出了基于ACTEL現(xiàn)場可編程邏輯器件APA300的光電編碼器與光柵尺信號處理電路設計原理，該電路由4倍頻細分、辨向電路、計數(shù)電路組成，信號處理模塊通過VHDL語言實現(xiàn)。
  • 關鍵字： 交流伺服系統(tǒng)  VHDL  FPGA  光柵尺信號處理  

主飛行儀表圖形加速顯示系統(tǒng)的FPGA設計

  • 針對主飛行顯示儀對圖形處理和顯示的苛刻要求，采用基于儀器總線和擴展總線的高速陣列信號處理板的設計模式，提出了一種基于硬件加速的PFD圖形顯示設計方法。該方法實現(xiàn)了圖形分層雙緩存交替切換、圖形填充、圖形合成和多通道DMA像素引擎，提高了PFD圖形生成和顯示的實時性和可靠性。實踐證明，該設計顯著解決了PFD圖形顯示系統(tǒng)中的速度瓶頸。
  • 關鍵字： 圖形處理  圖形合成  FPGA  

一種并行存儲器系統(tǒng)的FPGA實現(xiàn)

  • 圍繞小衛(wèi)星體積小、重量輕和價格低廉的特點，一個多CPU共享內存的系統(tǒng)（CPU仍然采用有相應宇航級器件的8086）將是比較合適的選擇。同時為了提高共享內存的數(shù)據(jù)通信帶寬，使其不成為整個系統(tǒng)的瓶頸，本文提出了一個用ASIC設計一個共享總線開關網絡（簡稱SBSN，下同），組合成Omega網絡的方案，以消除對某一組內存的總線競爭，實現(xiàn)多CPU對共享分組存儲系統(tǒng)的低位交叉并行訪問。
  • 關鍵字： 并行存儲器  多CPU共享內存  FPGA  

一個進位保留加法陣列的HDL代碼生成器

  • 多加數(shù)的加法器是FPGA的一個比較常見的應用。仿真對比了其三種實現(xiàn)方案的性能和所消耗資源，得出進位保留加法陣列是首選方案。針對進位保留加法陣列實現(xiàn)的復雜性給出了一個加法陣列的HDL代碼生成器，極大地簡化了加法陣列的設計工作。
  • 關鍵字： HDL代碼生成器  加法器  FPGA  

基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實現(xiàn)

  • 提出了基于FPGA對IDE硬盤數(shù)據(jù)進行AES加解密的方法。對算法進行了改進和優(yōu)化，以降低加解密過程對IDE硬盤數(shù)據(jù)傳輸速度的影響。
  • 關鍵字： AES加解密  IDE  FPGA  

面積優(yōu)先的分組密碼算法SMS4 IP核設計

  • 對新分組密碼算法SMS4進行了FPGA實現(xiàn)。所設計的SMS4算法的IP核主要包括具有加解密功能的非流水線式數(shù)據(jù)通路和實時產生子密鑰的密鑰擴展模塊，并且支持電子密碼本(ECB)和分組鏈接(CBC)兩種工作模式。提出了一種不含密鑰初始化的運行模式，使解密吞吐率提高近一倍。
  • 關鍵字： 分組密碼  IP核  FPGA  

基于FPGA的全數(shù)字鎖相環(huán)路的設計

  • 介紹了應用VHDL技術設計嵌入式全數(shù)字鎖相環(huán)路的方法。詳細敘述了其工作原理和設計思想，并用可編程邏輯器件FPGA予以實現(xiàn)。
  • 關鍵字： VHDL  數(shù)字鎖相環(huán)  FPGA  

基于FPGA和TMS320DM642的CCD圖像采集和處理系統(tǒng)硬件設計

  • 為能高速、有效、實時采集CCD視頻圖像，提出了一種實時視頻圖像采集和處理系統(tǒng)設計方案。重點介紹其硬件設計原理、關鍵電路的設計，其主要功能是從CCD攝像頭輸出的模擬視頻信號中提取實時圖像，數(shù)字化后送入處理器作后期圖像處理和分析。
  • 關鍵字： CCD視頻  DM642  FPGA  圖像采集  

利用FPGA技術實現(xiàn)數(shù)字通信中的交織器和解交織器

  • 介紹用FPGA實現(xiàn)數(shù)字通信中的交、解交織器的一種比較通用的方案，詳細說明了設計中的一些問題及解決辦法。還介紹了一種實現(xiàn)FPGA中信號延時的方法。
  • 關鍵字： 數(shù)字通信  交織器  FPGA  信號延時  

基于FPGA的小型星載非制冷紅外成像系統(tǒng)設計與實現(xiàn)

  • 根據(jù)內編隊重力場衛(wèi)星紅外成像工作環(huán)境的溫度要求，選取了非制冷長波紅外焦平面陣列探測器——UL 03 16 2，并在此基礎上進行了系統(tǒng)的軟硬件設計。
  • 關鍵字： 非制冷紅外成像  MircoBlaze  FPGA  
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