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EEPW首頁 >> 主題列表 >> fpga-pwm

基于JTAG邊界掃描方式的重構(gòu)控制器的設(shè)計

  • 為充分利用硬件資源，滿足不同的應用需求,本文提出了一種基于JTAG邊界掃描模式配置的重構(gòu)控制器，詳細介紹控制器的硬件實現(xiàn)以及配置流程，該控制器通過模擬JTAG接口時序及TAP狀態(tài)機的功能，實現(xiàn)在系統(tǒng)配置目標可編程器件。
  • 關(guān)鍵字： FPGA  TAP狀態(tài)機  JTAG邊界掃描  重構(gòu)  201001  

FPGA的甜蜜時光

  • 　　隨著2010年的來臨，當今的全球電子公司紛紛做出明智而審慎的研發(fā)投資決定，以便借助創(chuàng)新的新產(chǎn)品，快速抓住新的市場機遇。FPGA越來越多地成為這些公司成功的關(guān)鍵。除了少數(shù)可超大批量生產(chǎn)的商品外，應用ASIC的高成本和高風險無法讓絕大多數(shù)的商品贏利;現(xiàn)在面臨著加速替代ASIC所帶來的機遇，這主要體現(xiàn)在以下不同方面：芯片體系結(jié)構(gòu)，也就是能夠推出某種架構(gòu)和相關(guān)的I/O，而且，密度和性能還能夠達到一定水平，從而可以替代ASIC的功能。 軟件在加速替代ASIC過程中也扮演了重要角色。高效的軟件和設(shè)計工具大大提高了
  • 關(guān)鍵字： 賽靈思  FPGA  ASIC  摩爾定律  

臺積電年中將為Altera試產(chǎn)28nm制程FPGA芯片

  • 　　據(jù)業(yè)者透露，臺積電公司將于今年中期開始為Altera公司生產(chǎn)28nm制程FPGA芯片產(chǎn)品。這種FPGA芯片將集成有28Gbps收發(fā)器，產(chǎn)品面向云計算，在線存儲以及移動視頻等應用，Altera公司兩年前曾推出該系列產(chǎn)品的 40nm制程版本。臺積電還宣布其28nm制程將為全代制程(full node:即制程升級時需要對芯片電路進行重新設(shè)計),而且年內(nèi)其28nm制程還將具備可按客戶的需求制作出HKMG(High-K絕緣層+金屬柵極)或SiON(SiON絕緣層+硅柵極)這兩種不同柵極結(jié)構(gòu)的能力. 　　臺積電
  • 關(guān)鍵字： 臺積電  28nm  FPGA  Altera  

基于FPGA和MB86S02的數(shù)字圖像處理系統(tǒng)設(shè)計

  • 介紹了基于SOPC技術(shù)的嵌入式數(shù)字圖像處理系統(tǒng)的設(shè)計方法，該系統(tǒng)以Alteral公司的Nios嵌入式軟件處理器為核心來分別對圖像的采集、存儲，圖像處理，顯示等功能模塊進型結(jié)構(gòu)設(shè)計，最后把處理數(shù)據(jù)通過網(wǎng)絡發(fā)送到接收端，從而完成了利用嵌入式系統(tǒng)和Internet技術(shù)的信息溝通。
  • 關(guān)鍵字： 處理  理系  設(shè)計  圖像  數(shù)字  FPGA  MB86S02  基于  

高速流水線浮點加法器的FPGA實現(xiàn)

  • 本工程設(shè)計完全符合IP核設(shè)計的規(guī)范流程，而且完成了Verilog HDL建模、功能仿真、綜合、時序仿真等IP核設(shè)計的整個過程，電路功能正確。實際上，本系統(tǒng)在布局布線后，其系統(tǒng)的最高時鐘頻率可達80MHz。雖然使用浮點數(shù)會導致舍入誤差，但這種誤差很小，可以忽略。實踐證明，本工程利用流水線結(jié)構(gòu)，方便地實現(xiàn)了高速、連續(xù)、大數(shù)據(jù)量浮點數(shù)的加法運算，而且設(shè)計結(jié)構(gòu)合理，性能優(yōu)異，可以應用在高速信號處理系統(tǒng)中。
  • 關(guān)鍵字： FPGA  流水線  浮點  加法器    

理解FPGA 中的壓穩(wěn)態(tài)

  • 理解FPGA 中的壓穩(wěn)態(tài) 本白皮書介紹FPGA 中的壓穩(wěn)態(tài)，為什么會出現(xiàn)這一現(xiàn)象，它是怎樣導致設(shè)計失敗的。介紹怎樣計算壓穩(wěn)態(tài)MTBF，重點是對結(jié)果造成影響的各種器件和設(shè)計參數(shù)。
    引言
    當信號在不相關(guān)或者異步時鐘域
  • 關(guān)鍵字： FPGA  壓穩(wěn)態(tài)    

采用帶有收發(fā)器的全系列40-nm FPGA 和ASIC 實現(xiàn)創(chuàng)

  • 人們對寬帶服務的帶寬要求越來越高，促使芯片供應商使用更多的高速串行收發(fā)器。因此，下一代應用采用了多種數(shù)據(jù)速率，從幾Mbps 到數(shù)百Gbps，在一種設(shè)備中集成了多種協(xié)議和服務。以太網(wǎng)等迅速發(fā)展的標準以及對提高
  • 關(guān)鍵字： FPGA  ASIC  40  nm    

基于FPGA的掃頻信號源的研究與設(shè)計

  • 介紹掃頻電路和DDS技術(shù)的原理，利用FPGA設(shè)計一個以DDS技術(shù)為基礎(chǔ)的掃頻信號源，給出用Verilog語言編程的實現(xiàn)方案和實現(xiàn)電路。并通過采用流水線技術(shù)提高了相位累加器的運算速度，通過改進ROM壓縮算法以減小存儲器的容量，完成了對整個系統(tǒng)的優(yōu)化設(shè)計。運用QuartusⅡ軟件仿真驗證了程序設(shè)計的正確性，最終在硬件電路上實現(xiàn)了該掃頻信號源。
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Altera 發(fā)布28-nm FPGA技術(shù)創(chuàng)新

  • 　　Altera公司今天宣布了在即將推出的28nm FPGA中采用的創(chuàng)新技術(shù)：嵌入式HardCopy®模塊、部分重新配置新方法以及嵌入式28-Gbps收發(fā)器，這些技術(shù)將極大的提高下一代Altera® FPGA的密度和I/O性能，并進一步鞏固相對于ASIC和ASSP的競爭優(yōu)勢。 　　快速增長的寬帶應用如高清晰(HD)視頻、云計算、網(wǎng)絡數(shù)據(jù)存儲和移動視頻等對基礎(chǔ)設(shè)備和最終用戶設(shè)備開發(fā)人員提出了新挑戰(zhàn)。他們怎樣才能夠迅速提高系統(tǒng)帶寬，同時滿足嚴格的功耗和成本要求呢?Altera開發(fā)了最新的創(chuàng)新
  • 關(guān)鍵字： Altera  28nm  FPGA  

采用FPGA實現(xiàn)發(fā)電機組頻率測量計的設(shè)計

  • 基于FPGA設(shè)計的發(fā)電機組頻率測量計，系統(tǒng)在整體上采用光電耦合器的隔離方式，提高系統(tǒng)的抗干擾能力和穩(wěn)定性。該系統(tǒng)具有線路簡單可靠、通用性強、穩(wěn)定度高等優(yōu)點，可廣泛應用于頻率電壓變換器、轉(zhuǎn)速繼電器。該設(shè)計的FPGA數(shù)字系統(tǒng)部分使用Verilog HDL語言，給出核心程序，并可以通過Verilog HDL語言的綜合工具進行相應硬件電路的生成，具有傳統(tǒng)邏輯設(shè)計方法所無法比擬的優(yōu)越性。經(jīng)過仿真后，驗證設(shè)計是成功的, 達到預期結(jié)果。同時這種方法設(shè)計的數(shù)字電子系統(tǒng)可移植性強、可更改性好。如果需要的頻率測量范圍需要擴
  • 關(guān)鍵字： FPGA  發(fā)電機組  測量計  頻率    
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fpga-pwm介紹

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