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EEPW首頁 >> 主題列表 >> fpga-to-asic

FPGA/EPLD的自上而下(Top-Down)設計方法解析

  • FPGA/EPLD的自上而下(Top-Down)設計方法：傳統(tǒng)的設計手段是采用原理圖輸入的方式進行的，通過調(diào)用FPGA/EPLD廠商所提供的相應物理元件庫，在電路原理圖
  • 關(guān)鍵字： FPGA  EPLD  自上而下  

利用FPGA實現(xiàn)的一種機載高清視頻處理模塊

  • 現(xiàn)代飛機座艙顯示技術(shù)的發(fā)展日新月異，需要顯示各種傳感器信息的數(shù)據(jù)已經(jīng)達到海量規(guī)模。飛行員在不同飛行時段獲得的信息也越來越多，為了使飛行員能夠
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“FPGA+CPU” 并行處理大行其道

  • 深亞微米時代，傳統(tǒng)材料、結(jié)構(gòu)乃至工藝都在趨于極限狀態(tài)，摩爾定律也已有些捉襟見肘。而步入深亞納米時代，晶體管的尺寸就將接近單個原子，無法再往下
  • 關(guān)鍵字： FPGA  CPU  嵌入式  并行處理  

基于FPGA消除噪聲干擾方法詳解

  • 許多高速數(shù)據(jù)采集應用，如激光雷達或光纖測試等，都需要從嘈雜的環(huán)境中采集小的重復信號，因此對于數(shù)據(jù)采集系統(tǒng)的設計來說，最大的挑戰(zhàn)就是如何最大限
  • 關(guān)鍵字： 噪聲  FPGA  信號平均  

高云半導體公司發(fā)布基于晨熙家族FPGA的RISC-V微處理器 早期使用者計劃

  • 　　中國廣州，2018年8月16日，國內(nèi)領(lǐng)先的可編程邏輯器件供應商——廣東高云半導體科技股份有限公司(如下簡稱“高云半導體”)，今日宣布發(fā)布基于高云半導體FPGA的RISC-V微處理器早期使用者計劃，該計劃是基于晨熙家族 GW2A 系列FPGA芯片的包括系統(tǒng)級參考設計的FPGA編程BIT文件、GW2A開發(fā)板等的完整解決方案，其中系統(tǒng)級參考設計包括RISC-V MCU內(nèi)核、AHB & APB總線、存儲器控制單元及若干外設?！　ISC-V作為指令集體系結(jié)構(gòu)(ISA)的開放規(guī)范，RISC-V ISA設
  • 關(guān)鍵字： 高云  FPGA  RISC-V  

值得一看！高手分享FPGA設計中的一些經(jīng)驗

  • 這里我談談我的一些經(jīng)驗和大家分享，希望能對 IC 設計的新手有一定的幫助，能使得他們能少走一些彎路!在 IC 工業(yè)中有許多不同的領(lǐng)域， IC 設計者的特征
  • 關(guān)鍵字： FPGA  IC設計  經(jīng)驗  

微控制器配對FPGA來提高系統(tǒng)效率

  • FPGA已經(jīng)變得如此成本效益的，它們越來越多地與微控制器配合使用，以提高整個系統(tǒng)的效率。使用包括添加額外的功能在電路板空間最小，增加功率高效處理
  • 關(guān)鍵字： FPGA  微控制器  

基于FPGA實現(xiàn)的音頻接口轉(zhuǎn)換電路

  • I2S總線是一種用于音頻設備間傳輸數(shù)據(jù)的串行總線標準，該總線采用獨立的時鐘線與數(shù)據(jù)線，避免了時差誘發(fā)的失真。隨著多媒體的廣泛應用，該總線已被應用
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結(jié)合FPGA與結(jié)構(gòu)化ASIC進行設計

  • 由于結(jié)構(gòu)化ASIC具有單位成本低、功耗低、性能高和轉(zhuǎn)換快(fast turnaound)等特點，越來越多的先進系統(tǒng)設計工程師正在考慮予以采用。在結(jié)構(gòu)化ASIC中，像
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【詳解】FPGA：機器深度學習的未來？

  • 最近幾年數(shù)據(jù)量和可訪問性的迅速增長，使得人工智能的算法設計理念發(fā)生了轉(zhuǎn)變。人工建立算法的做法被計算機從大量數(shù)據(jù)中自動習得可組合系統(tǒng)的能力所取
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FPGA擊敗GPU和GPP，成為深度學習的未來？

  • 最近幾年，深度學習成為計算機視覺、語音識別、自然語言處理等關(guān)鍵領(lǐng)域中所最常使用的技術(shù)，被業(yè)界大為關(guān)注。然而，深度學習模型需要極為大量的數(shù)據(jù)和
  • 關(guān)鍵字： FPGA  GPU  GPP  深度學習  

云中的機器學習：FPGA 上的深度神經(jīng)網(wǎng)絡

  • 憑借出色的性能和功耗指標，賽靈思 FPGA 成為設計人員構(gòu)建卷積神經(jīng)網(wǎng)絡的首選 XE XE XE XE 。新的軟件工具可簡化實現(xiàn)工作。人工智能正在經(jīng)
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FPGA時序約束方法匯總，從易到難的都有

  • 　　從最近一段時間工作和學習的成果中，我總結(jié)了如下幾種進行時序約束的方法。按照從易到難的順序排列如下：　　1. 核心頻率約束　　這是最基本的，所以標號為0?！　?. 核心頻率約束+時序例外約束　　時序例外約束包括FalsePath、MulticyclePath、MaxDelay、MinDelay。但這還不是最完整的時序約束。如果僅有這些約束的話，說明設計者的思路還局限在FPGA芯片內(nèi)部。　　3. 核心頻率約束+時序例外約束+I/O約束　　I/O約束包括引腳分配位置、空閑引腳驅(qū)動方式、外部走線延時(Inpu
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中美貿(mào)易酣戰(zhàn) 國產(chǎn)FPGA遇“天時”尚需“人和”

  • 國產(chǎn)FPGA起步較國外廠商晚30年，技術(shù)和專利基礎(chǔ)薄弱。中興事件爆發(fā)和中美貿(mào)易戰(zhàn)升級，為本土FPGA國產(chǎn)化發(fā)展帶來新的契機。
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單片機學習應用六大重要部分

  • 一、總線：我們知道，一個電路總是由元器件通過電線連接而成的，在模擬電路中，連線并不成為一個問題，因為各器件間一般是串行關(guān)系，各器件之間的連線
  • 關(guān)鍵字： 單片機  FPGA  微處理器  
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fpga-to-asic介紹

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