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基于DDS跳頻信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)

　　0 引言　　跳頻通信具有較強(qiáng)的抗干擾、抗多徑衰落、抗截獲等能力，已廣泛應(yīng)用于軍事、交通、商業(yè)等各個(gè)領(lǐng)域。頻率合成器是跳頻系統(tǒng)的心臟，直接影響到跳頻信號(hào)的穩(wěn)定性和產(chǎn)生頻率的準(zhǔn)確度。目前頻率合成主要有三種方法：直接模擬合成法、鎖相環(huán)合成法和直接數(shù)字合成法(DDS)。直接模擬合成法利用倍頻(乘法)、分頻(除法)、混頻(加法與減法)及濾波，從單一或幾個(gè)參考頻率中產(chǎn)生多個(gè)所需的頻率。該方法頻率轉(zhuǎn)換時(shí)間快(小于100ns)，但是體積大、功耗高，目前已基本不用。鎖相環(huán)合成法通過(guò)鎖相環(huán)完成頻率的加、減、乘、除運(yùn)算
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小梅哥和你一起深入學(xué)習(xí)FPGA之?dāng)?shù)碼管動(dòng)態(tài)掃描（下）

　　　　測(cè)試平臺(tái)設(shè)計(jì) 　　本實(shí)驗(yàn)主要對(duì)數(shù)碼管驅(qū)動(dòng)引腳的狀態(tài)與預(yù)期進(jìn)行比較和分析，通過(guò)仿真，驗(yàn)證設(shè)計(jì)的正確性和合理性。數(shù)碼管驅(qū)動(dòng)模塊的testbench如下所示：　　`timescale 1ns/1ns 　　module DIG_LED_DRIVE_tb; 　　reg [23:0]data; 　　reg clk; 　　reg rst_n; 　　wire [7:0]seg; 　　wire [2:0]sel; 　　DIG_LED_DRIVE DIG_LED_DRIVE
關(guān)鍵字： FPGA 動(dòng)態(tài)掃描

千兆采樣ADC確保直接RF變頻

　　隨著模數(shù)轉(zhuǎn)換器(ADC)的設(shè)計(jì)與架構(gòu)繼續(xù)采用尺寸更小的過(guò)程節(jié)點(diǎn)，一種新的千兆赫ADC產(chǎn)品應(yīng)運(yùn)而生。能以千兆赫速率或更高速率進(jìn)行直接RF采樣且不產(chǎn)生交織偽像的ADC為通信系統(tǒng)、儀器儀表和雷達(dá)應(yīng)用的直接RF數(shù)字化帶來(lái)了全新的系統(tǒng)解決方案。　　最先進(jìn)的寬帶ADC技術(shù)可以實(shí)現(xiàn)直接RF采樣。就在不久前，唯一可運(yùn)行在GSPS (Gsample/s)下的單芯片ADC架構(gòu)是分辨率為6位或8位的Flash轉(zhuǎn)換器。這些器件能耗極高，且通常無(wú)法提供超過(guò)7位的有效位數(shù)(ENOB)，這是由于Flash架構(gòu)的幾何尺寸與功耗限
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選擇合適的轉(zhuǎn)換器：JESD204B與LVDS對(duì)比

　　1 為不同應(yīng)用提供不同選擇　　對(duì)于數(shù)據(jù)轉(zhuǎn)換器的高速串行傳輸，不同的應(yīng)用有不同的選擇。十多年來(lái)，數(shù)據(jù)轉(zhuǎn)換器制造商一直選擇LVDS作為主要差分信號(hào)技術(shù)。盡管有些LVDS應(yīng)用可使用更高的數(shù)據(jù)速率，但目前該市場(chǎng)上的轉(zhuǎn)換器廠商可提供的最大LVDS數(shù)據(jù)速率仍然為0.8至1 Gbps。LVDS技術(shù)一直難以滿足轉(zhuǎn)換器的帶寬要求。LVDS受TIA/EIA 644A規(guī)范控制，這是一項(xiàng)LVDS核心制造商的行業(yè)標(biāo)準(zhǔn)。該規(guī)范可作為設(shè)計(jì)人員的最佳實(shí)踐指南，提高不同廠商的LVDS發(fā)送器及接收器兼容性。同樣，沒(méi)有完全遵守LVDS
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經(jīng)濟(jì)實(shí)用的加熱器斷線報(bào)警電路

　　1 加熱器斷線報(bào)警　　為了保證生產(chǎn)產(chǎn)品的質(zhì)量、提高勞動(dòng)生產(chǎn)率，為了避免意外的傷害事故，電加熱系統(tǒng)中常常帶有加熱器斷線報(bào)警等功能。這些功能可以用專門(mén)配備的斷線報(bào)警器實(shí)現(xiàn)，也可以用集成在調(diào)節(jié)儀表中的專用軟硬件實(shí)現(xiàn)。后者具有結(jié)構(gòu)緊湊、占有空間小、費(fèi)用節(jié)省等優(yōu)點(diǎn)。　　現(xiàn)在生產(chǎn)的智能調(diào)節(jié)儀表常常是帶有諸多報(bào)警功能的多功能儀表。在MCU的控制下，這些儀表不僅能接收薄膜按鍵輸入的設(shè)定值或來(lái)自傳感器/變送器的多種被測(cè)信號(hào)，也能經(jīng)演算處理后，顯示這些數(shù)值、輸出PID控制信號(hào)或報(bào)警信號(hào)。常見(jiàn)的報(bào)警方式有上限報(bào)警、
關(guān)鍵字：加熱器 MCU PC機(jī) 報(bào)警電路繼電器

實(shí)現(xiàn)基于USB3.0技術(shù)的高清攝像頭系統(tǒng)設(shè)計(jì)

　　高清圖像質(zhì)量已經(jīng)快速成為現(xiàn)代家庭中多媒體產(chǎn)品的標(biāo)準(zhǔn)配置。在該領(lǐng)域之外的許多應(yīng)用中，更高的分辨率、更好的對(duì)比度、更大的色深和更快的幀率也都越來(lái)越受歡迎，這些應(yīng)用包括安保、醫(yī)療成像和工廠生產(chǎn)線檢測(cè)系統(tǒng)等等。當(dāng)然，盡管增強(qiáng)型成像技術(shù)在不久的將來(lái)更加流行似乎是板上釘釘?shù)氖虑椋@將取決于支持更高數(shù)據(jù)傳輸能力的先進(jìn)半導(dǎo)體技術(shù)的發(fā)展。本文將以實(shí)例闡述半導(dǎo)體技術(shù)所取得的進(jìn)展。　　雖然USB連接標(biāo)準(zhǔn)開(kāi)始并沒(méi)有引起太多關(guān)注，但從上世紀(jì)90年代中期第一次脫穎而出已經(jīng)改變了很多，它現(xiàn)在已經(jīng)遠(yuǎn)遠(yuǎn)不只是為低數(shù)據(jù)速率的鼠標(biāo)和
關(guān)鍵字： USB FIFO 緩沖器 FPGA 顯示器

駿龍科技最新物聯(lián)網(wǎng)開(kāi)發(fā)套件和電機(jī)驅(qū)動(dòng)方案擴(kuò)展Altera MAX 10 FPGA的應(yīng)用

　　領(lǐng)先的技術(shù)分銷商駿龍科技有限公司發(fā)布了基于Altera MAX® 10的“Mpression Odyssey(奧德賽)”物聯(lián)網(wǎng)開(kāi)發(fā)套件和電機(jī)驅(qū)動(dòng)方案。Altera的MAX® 10 FPGA在低成本、單芯片、瞬時(shí)上電的可編程邏輯器件中提供了先進(jìn)的處理能力，駿龍科技推出的產(chǎn)品進(jìn)一步驗(yàn)證了MAX® 10 FPGA的卓越性能，并進(jìn)一步豐富了Altera公司的工業(yè)解決方案。　　“Mpression Odyssey(奧德賽)”開(kāi)發(fā)套件是一
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瞄準(zhǔn)MCU 華虹設(shè)計(jì)欲領(lǐng)軍國(guó)產(chǎn)芯片崛起

　　上海華虹集成電路有限責(zé)任公司(華虹設(shè)計(jì))是專業(yè)的智能卡與信息安全芯片解決方案供應(yīng)商，作為IC卡技術(shù)的國(guó)內(nèi)領(lǐng)頭羊，華虹設(shè)計(jì)是國(guó)內(nèi)綜合實(shí)力最強(qiáng)的芯片供應(yīng)商，是中國(guó)“909 工程”的重要IC設(shè)計(jì)公司，公司芯片年出貨量達(dá)6億顆，擁有十多年在智能卡與信息安全芯片的豐富經(jīng)驗(yàn)。　　經(jīng)歷了與半導(dǎo)體制造業(yè)務(wù)剝離之后，華虹設(shè)計(jì)成為了中國(guó)電子信息產(chǎn)業(yè)集團(tuán)有限公司(CEC)下屬子公司，更加專注于半導(dǎo)體產(chǎn)品的設(shè)計(jì)研發(fā)，并適應(yīng)市場(chǎng)競(jìng)爭(zhēng)的需要不斷調(diào)整戰(zhàn)略重點(diǎn)。華虹設(shè)計(jì)在致力于開(kāi)發(fā)技術(shù)先進(jìn)、引領(lǐng)市場(chǎng)的智能
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利用FPGA和分解器數(shù)字轉(zhuǎn)換器簡(jiǎn)化角度測(cè)量

　　1 編碼器和分解器的類型　　編碼器分為增量和絕對(duì)兩個(gè)基本類別。增量編碼器可以監(jiān)控輪軸上的兩個(gè)位置，可以在輪軸每次經(jīng)過(guò)這兩個(gè)位置時(shí)產(chǎn)生A或B脈沖。獨(dú)立的外部電動(dòng)計(jì)數(shù)器然后從這些脈沖解讀出轉(zhuǎn)速和旋轉(zhuǎn)方向。雖然適用于眾多應(yīng)用，但是增量式計(jì)數(shù)器確實(shí)存在某些不足。例如，在輪軸停轉(zhuǎn)情況下，增量編碼器在開(kāi)始運(yùn)行之前必須首先通過(guò)調(diào)回到某個(gè)指定校準(zhǔn)點(diǎn)來(lái)實(shí)現(xiàn)自身校準(zhǔn)。另外，增量式計(jì)數(shù)器易受到電氣干擾的影響，導(dǎo)致發(fā)送到系統(tǒng)的脈沖不準(zhǔn)確，進(jìn)而造成旋轉(zhuǎn)計(jì)數(shù)錯(cuò)誤。不僅如此，許多增量編碼器屬于光電器件，如果對(duì)目標(biāo)應(yīng)用有影響，則
關(guān)鍵字：編碼器分解器 RDC FPGA 脈沖

Tcl在Vivado中的應(yīng)用

　　Xilinx的新一代設(shè)計(jì)套件 Vivado 相比上一代產(chǎn)品 ISE，在運(yùn)行速度、算法優(yōu)化和功能整合等很多方面都有了顯著地改進(jìn)。但是對(duì)初學(xué)者來(lái)說(shuō)，新的約束語(yǔ)言 XDC 以及腳本語(yǔ)言 Tcl 的引入則成為了快速掌握 Vivado 使用技巧的最大障礙，以至于兩年多后的今天，仍有很多用戶缺乏升級(jí)到 Vivado 的信心。　　本文介紹了 Tcl 在 Vivado 中的基礎(chǔ)應(yīng)用，希望起到拋磚引玉的作用，指引使用者在短時(shí)間內(nèi)快速掌握相關(guān)技巧，更好地發(fā)揮 Vivado 在 FPGA 設(shè)計(jì)中的優(yōu)勢(shì)。　　1
關(guān)鍵字： Xilinx VivadoTcl FPGA cells

基于瑞薩R7F0C002單片機(jī)的JJY數(shù)字電波鐘設(shè)計(jì)(上)

　　1 引言　　隨著時(shí)代的發(fā)展，人類對(duì)于精確的時(shí)間越來(lái)越重視，像國(guó)防、衛(wèi)星、天氣監(jiān)控等系統(tǒng)，需要精確的時(shí)間來(lái)做資料的備份以及同步的處理。傳統(tǒng)的計(jì)時(shí)方式難以滿足日益精確的時(shí)間要求，融合了微電子技術(shù)、計(jì)算機(jī)技術(shù)、通訊技術(shù)與現(xiàn)代時(shí)頻技術(shù)的電波鐘正是成為合適的選擇。它接收授時(shí)中心以無(wú)線電長(zhǎng)波傳送的標(biāo)準(zhǔn)時(shí)間信號(hào)，并通過(guò)內(nèi)置微處理器解碼處理，從而實(shí)現(xiàn)時(shí)間自動(dòng)校準(zhǔn)，使電波鐘表顯示的時(shí)間與國(guó)家的標(biāo)準(zhǔn)時(shí)間保持高度同步。　　鑒于目前我國(guó) BPC 低頻時(shí)碼格式尚未公開(kāi)，我們只能制作接收日本 JJY60 信號(hào)的電波鐘表。
關(guān)鍵字：瑞薩 JJY 單片機(jī) R7F0C002 MCU LCD

Altera: FPGA集成硬核浮點(diǎn)DSP

　　1 FPGA浮點(diǎn)運(yùn)算推陳出新　　以往FPGA在進(jìn)行浮點(diǎn)運(yùn)算時(shí)，為符合IEEE 754標(biāo)準(zhǔn)，每次運(yùn)算都需要去歸一化和歸一化步驟，導(dǎo)致了極大的性能瓶頸。因?yàn)檫@些歸一化和去歸一化步驟一般通過(guò)FPGA中的大規(guī)模桶形移位寄存器實(shí)現(xiàn)，需要大量的邏輯和布線資源。通常一個(gè)單精度浮點(diǎn)加法器需要500個(gè)查找表(LUT)，單精度浮點(diǎn)要占用30%的LUT，指數(shù)和自然對(duì)數(shù)等更復(fù)雜的數(shù)學(xué)函數(shù)需要大約1000個(gè)LUT。因此隨著DSP算法越來(lái)越復(fù)雜，F(xiàn)PGA性能會(huì)明顯劣化，對(duì)占用80%～90%邏輯資源的FPGA會(huì)造成嚴(yán)重的布線擁
關(guān)鍵字： Altera FPGA LUT DSP 數(shù)據(jù)通路

基于GD32 MCU的綠色智能家居

基于綠色節(jié)能的理念，在智能家居模型中加入了蓄電池、太陽(yáng)能電池板、風(fēng)能發(fā)電機(jī)，以GD32 MCU為控制核心，設(shè)計(jì)了紅外檢測(cè)、人體檢測(cè)、光控LED、溫度監(jiān)測(cè)和電子鎖等功能，并可通過(guò)GSM短信進(jìn)行報(bào)警。
關(guān)鍵字：綠色節(jié)能智能家居 GD32 MCU LED 201505

三相SPWM波形發(fā)生器的設(shè)計(jì)與仿真

本文提出了一種采用VHDL硬件描述語(yǔ)言設(shè)計(jì)新型三相正弦脈寬調(diào)制（SPWM）波形發(fā)生器的方法。該方法以直接數(shù)字頻率合成技術(shù)(DDS)為核心產(chǎn)生三相SPWM信號(hào)。并且利用VHDL設(shè)計(jì)了死區(qū)時(shí)間可調(diào)的死區(qū)時(shí)間控制器，解決了傳統(tǒng)的模塊電路等待方法很難產(chǎn)生帶精確死區(qū)時(shí)間控制的SPWM信號(hào)的問(wèn)題。該方法在Quartus II 9.1環(huán)境平臺(tái)下進(jìn)行了仿真驗(yàn)證，并將設(shè)計(jì)程序下載到DE2-70實(shí)驗(yàn)板進(jìn)行實(shí)驗(yàn)測(cè)試，用示波器測(cè)試得到了死區(qū)時(shí)間可控制的SPWM波形。
關(guān)鍵字： VHDL SPWM DDS 死區(qū)時(shí)間 FPGA 201505

聲納圖像動(dòng)態(tài)范圍擴(kuò)展與FPGA實(shí)現(xiàn)

本文針對(duì)成像聲納擴(kuò)展圖像動(dòng)態(tài)范圍和增強(qiáng)圖像細(xì)節(jié)的需求，提出了一種基于開(kāi)方運(yùn)算的動(dòng)態(tài)范圍擴(kuò)展方法?；谡n題組研制的多波束成像聲納原理樣機(jī)的研制，分析了數(shù)據(jù)動(dòng)態(tài)范圍壓縮導(dǎo)致圖像細(xì)節(jié)丟失的原因及其對(duì)成像質(zhì)量的影響，采用JPL快速平方根近似算法改善了開(kāi)方運(yùn)算FPGA實(shí)現(xiàn)過(guò)程的資源占用和系統(tǒng)延時(shí)。最后，對(duì)改進(jìn)設(shè)計(jì)方案進(jìn)行了實(shí)驗(yàn)驗(yàn)證，通過(guò)多波束成像聲納系統(tǒng)的消聲水池實(shí)驗(yàn)證明了本文動(dòng)態(tài)范圍擴(kuò)展方法的有效性和可行性，系統(tǒng)成像質(zhì)量改善明顯，達(dá)到優(yōu)化設(shè)計(jì)的預(yù)期目標(biāo)。
關(guān)鍵字：成像聲納動(dòng)態(tài)范圍平方根 FPGA 波束成像 201505