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基于FPGA的多DSP紅外實(shí)時(shí)圖像處理系統(tǒng)
- 多處理器系統(tǒng)已廣泛應(yīng)用于高速信號處理領(lǐng)域，為提高系統(tǒng)性能，更好地發(fā)揮多處理器優(yōu)勢，介紹采用基于FPGA的多DSF架構(gòu)。利用FPGA作為數(shù)據(jù)調(diào)度核心，將處理器從繁雜的數(shù)據(jù)通信工作中解放出來，充分發(fā)揮了多處理器的并行工作能力，增強(qiáng)了系統(tǒng)的重構(gòu)和拓展性。該系統(tǒng)已應(yīng)用于工程實(shí)踐中，以一塊高密度電路板實(shí)現(xiàn)了從數(shù)據(jù)采集到圖像校正、圖像處理，以及圖像顯示的整個(gè)流程，能夠滿足對處理時(shí)間要求較高、較為復(fù)雜的圖像處理算法的要求。
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基于多相濾波的數(shù)字接收機(jī)的FPGA實(shí)現(xiàn)
- 摘要：給出了一種基于多相濾波的數(shù)字信道化接收機(jī)的實(shí)現(xiàn)方法，系統(tǒng)的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機(jī)的接收盲區(qū)，采用信道重疊的方法，連續(xù)覆蓋瞬時(shí)帶寬。在信道化
- 關(guān)鍵字： FPGA 多相濾波 數(shù)字接收機(jī)
賽靈思收購美國AutoESL設(shè)計(jì)科技A
- 全球可編程平臺領(lǐng)導(dǎo)廠商賽靈思公司(Xilinx, Inc)宣布收購高層綜合技術(shù)領(lǐng)先公司美國AutoESL設(shè)計(jì)科技有限公司。 通過增加高層綜合技術(shù)，賽靈思進(jìn)一步擴(kuò)展了其技術(shù)基礎(chǔ)和產(chǎn)品組合，使得公司能夠把可編程平臺的優(yōu)勢帶給更廣泛的企業(yè)用戶群體，即那些習(xí)慣用 C、C++ 和 System C 語言進(jìn)行高層抽象設(shè)計(jì)的系統(tǒng)架構(gòu)師和硬件設(shè)計(jì)人員。同時(shí)，這也將使得賽靈思可以滿足客戶對工具日益提高的需求，支持電子系統(tǒng)級 (ESL) 設(shè)計(jì)方法，滿足當(dāng)今現(xiàn)場可編程門陣列 (FPGA) 領(lǐng)域復(fù)雜的設(shè)計(jì)需求?！ ?/li>
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基于FPGA的智能營區(qū)防沖擊系統(tǒng)設(shè)計(jì)
- 摘要：為提高安防措施，延緩不法分子動作，確保營區(qū)安全，提出一種營區(qū)智能防沖擊系統(tǒng)解決方案。該方案以移動物體的外形形狀、車牌信息、車輛速度為輸入特征，采用虛擬線圈感應(yīng)、車牌識別、車輛測速、系統(tǒng)控制等方法
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FIR濾波器的FPGA實(shí)現(xiàn)方法
- 為了給實(shí)際應(yīng)用中選擇合適FIR濾波器的FPGA實(shí)現(xiàn)結(jié)構(gòu)提供參考，首先從FIR數(shù)字濾波器的基本原理出發(fā)，分析了FIR濾波器的結(jié)構(gòu)特點(diǎn)，然后分別介紹了基于FPGA的FIR濾波器的串行、并行、轉(zhuǎn)置型、FFT型和分布式結(jié)構(gòu)型的實(shí)現(xiàn)方法，對于各種實(shí)現(xiàn)的結(jié)構(gòu)做了分析、比較以及優(yōu)化處理，特別是對基于FFT的FIR濾波器與傳統(tǒng)卷積結(jié)構(gòu)進(jìn)行了精確的數(shù)值計(jì)算比較，最后得出滿足于低階或高階的各種FIR濾波器實(shí)現(xiàn)結(jié)構(gòu)的適用范圍及其優(yōu)缺點(diǎn)，并針對實(shí)際工程應(yīng)用提出了下一步需解決的問題。
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吹響RF通信“集結(jié)號” 進(jìn)軍無處不在應(yīng)用領(lǐng)域
- 射頻編碼識別以及近場通信技術(shù)近年得到較大發(fā)展。本文首次把它們以及其他尚未得到充分認(rèn)識的各種近距離無線...
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基于FPGA的24×24位低功耗乘法器的設(shè)計(jì)
- 通過對現(xiàn)有編碼算法的改進(jìn)，提出一種新的編碼算法，它降低功耗的方法是通過減少部分積的數(shù)量來實(shí)現(xiàn)的。因?yàn)槌朔ㄆ鞯倪\(yùn)算主要是部分積的相加，因此，減少部分積的數(shù)量可以降低乘法器中加法器的數(shù)量，從而實(shí)現(xiàn)功耗的減低。在部分積的累加過程中．又對用到的傳統(tǒng)全加器和半加器進(jìn)行了必要的改進(jìn)，避免了CMOS輸入信號不必要的翻轉(zhuǎn)，從而降低了乘法器的動態(tài)功耗。通過在Altera公司的FPGA芯片EP2CTOF896C中進(jìn)行功耗測試，給出了測試結(jié)果，并與現(xiàn)有的兩種編碼算法進(jìn)行了比較。功耗分別降低3．5％和8．4％。
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RF設(shè)計(jì)軟件和平臺大掃描
- 今年在夏威夷檀香山舉行的IEEE微波理論與技術(shù)研討會(MTT-S)與國際微波研討會(IMS)上到處是最新的射頻元器件...
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基于FPGA的多時(shí)鐘片上網(wǎng)絡(luò)設(shè)計(jì)
- 本文介紹了一個(gè)基于FPGA 的高效率多時(shí)鐘的虛擬直通路由器，通過優(yōu)化中央仲裁器和交叉點(diǎn)矩陣，以爭取較小面積和更高的性能。同時(shí)，擴(kuò)展路由器運(yùn)作在獨(dú)立頻率的多時(shí)鐘NoC 架構(gòu)中，并在一個(gè)3×3Mesh 的架構(gòu)下實(shí)驗(yàn)，分析其性能特點(diǎn)，比較得出多時(shí)鐘片上網(wǎng)絡(luò)具有更高的性能。
- 關(guān)鍵字： FPGA 多時(shí)鐘 片上網(wǎng)絡(luò)
基于DSP Builder數(shù)字信號處理器的FPGA設(shè)計(jì)
- 針對使用硬件描述語言進(jìn)行設(shè)計(jì)存在的問題，提出一種基于FPGA并采用DSP BuildIer作為設(shè)計(jì)工具的數(shù)字信號處理器設(shè)計(jì)方法。并按照Matlab／Simulink／DSP Builder／QuartusⅡ設(shè)計(jì)流程，設(shè)計(jì)了一個(gè)12階FIR低通數(shù)字濾波器，通過Quaxtus時(shí)序仿真及嵌入式邏輯分析儀signalTapⅡ硬件測試對設(shè)計(jì)進(jìn)行了驗(yàn)證。結(jié)果表明，所設(shè)計(jì)的FIR濾波器功能正確，性能良好。
- 關(guān)鍵字： Builder FPGA DSP 數(shù)字信號處理器
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