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NMPSM3軟處理器

  • NMPSM3概述在UCSC擴展學院上了第一門FPGA課后，我對這些設(shè)備為普通人提供的功能感到驚訝，我決定更深入地研究它們。我最終意識到我有足夠的邏輯設(shè)計知識，可以構(gòu)建自己的簡單處理器。在了解了KCPSM（nanoblaze）之后，我開始構(gòu)建自己的處理器，并將其稱為NMPSM（Nick Mikstas可編程狀態(tài)機）。我花了三遍迭代才能制作出功能全面的處理器，因此命名為NMPSM3。即使NMPSM3受到nanoblaze IO方案的啟發(fā)，其內(nèi)部結(jié)構(gòu)也完全不同。NMPSM3是具有四個獨立中斷和一個復位的16位處
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用FPGA實現(xiàn)各種數(shù)字濾波器

  • FPGA濾波器實施概述本篇部分內(nèi)容來自網(wǎng)站FPGA濾波器實現(xiàn)的一些項目，源于一位在校學生的學習和設(shè)計- 了解并在FPGA上實現(xiàn)幾種類型的數(shù)字濾波器器，設(shè)計的所有濾波器均為15階濾波器，并使用16位定點數(shù)學運算，該學生有一篇PPT可供參考：FPGA濾波器實現(xiàn)研究項目期間創(chuàng)建的Verilog源文件如下。FIR濾波器FIR濾波器是四個濾波器中最簡單、最快的，它利用了預(yù)加器的對稱性，而且使用加法器樹來最小化組合路徑延遲。FIR_Filter.v`define FILT_LENGTH 16&nb
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Verilog HDL基礎(chǔ)知識9之代碼規(guī)范示例

  • 2.Verilog HDL 代碼規(guī)范 模板示例//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights reserved // //   File name    
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Verilog HDL基礎(chǔ)知識9之代碼規(guī)范

  • 1.RTL CODE 規(guī)范1.1標準的文件頭在每一個版塊的開頭一定要使用統(tǒng)一的文件頭，其中包括作者名，模塊名，創(chuàng)建日期，概要，更改記錄，版權(quán)等必要信息。 統(tǒng)一使用以下的文件頭：其中*為必需的項目//******************************************************** // //   Copyright(c)2016, ECBC  //   All rights&nbs
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Verilog HDL基礎(chǔ)知識8之綜合語句

  • 可綜合語句1.要保證Verilog HDL賦值語句的可綜合性，在建模時應(yīng)注意以下要點：2.不使用initial。3.不使用#10。4.不使用循環(huán)次數(shù)不確定的循環(huán)語句，如forever、while等。5.不使用用戶自定義原語（UDP元件）。6.盡量使用同步方式設(shè)計電路。7.除非是關(guān)鍵路徑的設(shè)計，一般不采用調(diào)用門級元件來描述設(shè)計的方法，建議采用行為語句來完成設(shè)計。8.用always過程塊描述組合邏輯，應(yīng)在敏感信號列表中列出所有的輸入信號。9.所有的內(nèi)部寄存器都應(yīng)該能夠被復位，在使用FPGA實現(xiàn)設(shè)計時，應(yīng)盡量使
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Verilog HDL基礎(chǔ)知識7之模塊例化

  • Verilog使用模塊（module）的概念來代表一個基本的功能塊。一個模塊可以是一個元件，也可以是低層次模塊的組合。常用的設(shè)計方法是使用元件構(gòu)建在設(shè)計中多個地方使用的功能塊，以便進行代碼重用。模塊通過接口（輸入和輸出）被高層的模塊調(diào)用，但隱藏了內(nèi)部的實現(xiàn)細節(jié)。這樣就使得設(shè)計者可以方便地對某個模塊進行修改，而不影響設(shè)計的其他部分。在verilog中，模塊聲明由關(guān)鍵字module開始，關(guān)鍵字endmodule則必須出現(xiàn)在模塊定義的結(jié)尾。每個模塊必須具有一個模塊名，由它唯一地標識這個模塊。模塊的端口列表則描述
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Verilog HDL基礎(chǔ)知識6之語法結(jié)構(gòu)

  • 雖然 Verilog 硬件描述語言有很完整的語法結(jié)構(gòu)和系統(tǒng)，這些語法結(jié)構(gòu)的應(yīng)用給設(shè)計描述帶來很多方便。但是 Verilog是描述硬件電路的，它是建立在硬件電路的基礎(chǔ)上的。有些語法結(jié)構(gòu)是不能與實際硬件電路對應(yīng)起來的，比如 for 循環(huán)，它是不能映射成實際的硬件電路的，因此，Verilog 硬件描述語言分為可綜合和不可綜合語言。下面我們就來簡單的介紹一下可綜合與不可綜合。(1) 所謂可綜合，就是我們編寫的Verilog代碼能夠被綜合器轉(zhuǎn)化為相應(yīng)的電路結(jié)構(gòu)。因此，我們常用可綜合語句來描述數(shù)字硬件電路。(2) 所
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Verilog HDL基礎(chǔ)知識4之阻塞賦值 & 非阻塞賦值

  • 阻塞賦值語句串行塊語句中的阻塞賦值語句按順序執(zhí)行，它不會阻塞其后并行塊中語句的執(zhí)行。阻塞賦值語句使用“=”作為賦值符。  例子 阻塞賦值語句  reg x, y, z;  reg [15:0] reg_a, reg_b;  integer count;   // 所有行為語句必須放在 initial 或 always 塊內(nèi)部  initial  begin          x
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Verilog HDL基礎(chǔ)知識4之wire & reg

  • 簡單來說硬件描述語言有兩種用途：1、仿真，2、綜合。對于wire和reg，也要從這兩個角度來考慮。\從仿真的角度來說，HDL語言面對的是編譯器（如Modelsim等），相當于軟件思路。 這時： wire對應(yīng)于連續(xù)賦值，如assignreg對應(yīng)于過程賦值，如always，initial\從綜合的角度來說，HDL語言面對的是綜合器（如DC等），要從電路的角度來考慮。 這時：1、wire型的變量綜合出來一般是一根導線；2、reg變量在always塊中有兩種情況：(1)、always后的敏感表中是（a or b
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Verilog HDL基礎(chǔ)知識3之抽象級別

  • Verilog可以在三種抽象級別上進行描述：行為級模型、RTL級模型和門級模型。行為級（behavior level）模型的特點如下。1、它是比較高級的模型，主要用于testbench。2、它著重于系統(tǒng)行為和算法描述，不在于系統(tǒng)的電路實現(xiàn)。3、它不可以綜合出門級模型。4、它的功能描述主要采用高級語言結(jié)構(gòu)，如module、always、initial、fork/join/task、function、for、repeat、while、wait、event、if、case、@等。RTL級（register tr
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Verilog HDL基礎(chǔ)知識2之運算符

  • Verilog HDL 運算符介紹算術(shù)運算符首先我們介紹的是算術(shù)運算符，所謂算術(shù)邏輯運算符就是我們常說的加、減、乘、除等，這類運算符的抽象層級較高，從數(shù)字邏輯電路實現(xiàn)上來看，它們都是基于與、或、非等基礎(chǔ)門邏輯組合實現(xiàn)的，如下。/是除法運算，在做整數(shù)除時向零方向舍去小數(shù)部分。%是取模運算，只可用于整數(shù)運算，而其他操作符既可用于整數(shù)運算，也可用于實數(shù)運算。例子：我們在生成時鐘的時候，必須需選擇合適的timescale和precision。當我們使用“PERIOD/2”計算延遲的時候，必須保證除法不會舍棄小數(shù)部
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Verilog HDL簡介&基礎(chǔ)知識1

  • Verilog 是 Verilog HDL 的簡稱，Verilog HDL 是一種硬件描述語言（HDL：Hardware Description Language），硬件描述語言是電子系統(tǒng)硬件行為描述、結(jié)構(gòu)描述、數(shù)據(jù)流描述的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從頂層到底層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計自動化（EDA)工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用
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使用Verilog來編程FPGA

  • FPGA是依賴數(shù)字邏輯的數(shù)字器件，計算機硬件使用的是數(shù)字邏輯，每一個計算，屏幕上每一個像素的呈現(xiàn)，音樂軌的每一個note都是使用數(shù)字邏輯構(gòu)成的功能塊來實現(xiàn)的。 雖然多數(shù)時候，數(shù)字邏輯是抽象的數(shù)學概念，而不是物理電子，邏輯門以及其它的數(shù)字邏輯器件則是由刻蝕在集成電路上的晶體管來實現(xiàn)的。對于FPGA來講，可以通過繪制邏輯門構(gòu)成的電路，將這些門映射到FPGA的通用門上，并將它們連接起來以實現(xiàn)你設(shè)想的邏輯設(shè)計。 另外一種方式是，使用Verilog（或其它的）硬件描述語言來實現(xiàn)邏輯。 你依然可以購買能夠?qū)崿F(xiàn)小數(shù)量邏
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Altera MAX10: 3-8譯碼器

  • 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。====硬件說明====組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。====Verilog代碼=
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Lattice MXO2: 3-8譯碼器

  • 在這個實驗里我們將學習如何用Verilog來實現(xiàn)組合邏輯。硬件說明組合邏輯電路是數(shù)字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關(guān)的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉(zhuǎn)換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現(xiàn)。3-8譯碼器的真值表如下：從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關(guān)的信號模擬3-8譯碼器的輸入，這樣控制開關(guān)我們就能控制特定的LED變亮。Verilog代碼// *****
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