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verilog PS2鍵盤解碼源程序

  • 之前探討過PS/2鍵盤編解碼以及數(shù)據(jù)傳輸協(xié)議，這次自己動(dòng)手實(shí)現(xiàn)了利用FPGA接收鍵盤編碼，然后通過串口傳輸?shù)絇C。做的比較簡單，只是通過FPGA把大寫字母A-Z轉(zhuǎn)換成相應(yīng)的ASCII碼，只要字母按鍵被按下，就能在串口調(diào)試助
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FPGA入門知識(shí)

  • 目前以硬件描述語言(Verilog 或 VHDL)所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。
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基于Verilog HDL的I2C總線分析器

  • 提出了采用VerilogHDL設(shè)計(jì)I2C總線分析器的方法，該I2C總線分析器支持三種不同的工作模式：被動(dòng)、主機(jī)和從...
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Verilog HDL阻塞屬性探究及其應(yīng)用

  • Verilog HDL中，有兩種過程賦值方式，即阻塞賦值(blocking)和非阻塞賦值(nonblocking)。阻塞賦值執(zhí)行時(shí)，RHS(right hand statement)估值與更新LHS(left hand statement)值一次執(zhí)行完成，計(jì)算完畢，立即更新。在執(zhí)行時(shí)
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基于Verilog硬件描述語言的AES密碼算法實(shí)現(xiàn)

  • 　　0 引言　　密碼模塊是安全保密系統(tǒng)的重要組成部分，其核心任務(wù)就是加/解密數(shù)據(jù)。目前，分組密碼算法AES以 ...
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基于Verilog HDL濾波器的設(shè)計(jì)

  • 　現(xiàn)代計(jì)算機(jī)和通信系統(tǒng)中廣泛采用數(shù)字信號(hào)處理的技術(shù)和方法，其基本思路是先把信號(hào)用一系列的數(shù)字來表示，然后對這些數(shù)字信號(hào)進(jìn)行各種快速的數(shù)學(xué)運(yùn)算。其目的是多種多樣的，有的是為了加密，有的是為了去掉噪聲等無
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基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn)

  • 基于Verilog簡易UART的FPGA/CPLD實(shí)現(xiàn),目標(biāo)：在xo640上實(shí)現(xiàn)一個(gè)簡單的Uart，能夠解析串口數(shù)據(jù)，并在寄存器中存儲(chǔ)，用FIFO實(shí)現(xiàn)數(shù)據(jù)的傳遞。那么后期可以通過開發(fā)板上的串口經(jīng)CPLD訪問各種數(shù)據(jù)。比如PC=CPLD=EEPROM等等，極大方便后期的開發(fā)和調(diào)試。
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博客園正式支持Verilog語法著色功能

  • 博客園正式支持Verilog語法著色功能,以前在貼Verilog代碼時(shí)，都只能挑C++或者C#的語法著色，但兩者的主題詞畢竟不太一樣，透過dudu的幫助，我將Verilog 2001年的主題詞加上了，現(xiàn)在博客園也能漂亮的顯示Verilog代碼了!!介紹
    以下是個(gè)典型的Verilog代碼
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智能卡控制器IP核的設(shè)計(jì)與實(shí)現(xiàn)

  • 摘要：本文介紹了一款兼容ISO7816-3協(xié)議的智能卡控制器IP核。該IP核能實(shí)現(xiàn)對智能卡的探測、電源管理、復(fù)位和...
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ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì)

  • ST-BUS總線接口模塊的Verilog HDL設(shè)計(jì),ST-BUS是廣泛應(yīng)用于E1通信設(shè)備內(nèi)部的一種模塊間通信總線。結(jié)合某專用通信系統(tǒng)E1接口轉(zhuǎn)換板的設(shè)計(jì)，本文對ST-BUS總線進(jìn)行了介紹，討論了ST-BUS總線接口收發(fā)模塊的設(shè)計(jì)方法，給出了Verilog HDL實(shí)現(xiàn)和模塊的時(shí)序仿真圖。
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賽靈思Verilog(FPGA/CPLD)設(shè)計(jì)小技巧

  • 以下是一個(gè)在設(shè)計(jì)中常犯的錯(cuò)誤列表這些錯(cuò)誤常使得你的設(shè)計(jì)不可靠或速度較慢為了提高你的設(shè)計(jì)性能和提高速度...
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verilog中阻塞賦值和非阻塞賦值

  • verilog中阻塞賦值和非阻塞賦值,阻塞和非阻塞語句作為verilog HDL語言的最大難點(diǎn)之一，一直困擾著FPGA設(shè)計(jì)者，即使是一個(gè)頗富經(jīng)驗(yàn)的設(shè)計(jì)工程師，也很容易在這個(gè)點(diǎn)上犯下一些不必要的錯(cuò)誤。阻塞和非阻塞可以說是血脈相連，但是又有著本質(zhì)的差別。理解
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PLD/FPGA硬件語言設(shè)計(jì)verilog HDL

  • PLD/FPGA硬件語言設(shè)計(jì)verilog HDL,HDL概述　　隨著EDA技術(shù)的發(fā)展，使用硬件語言設(shè)計(jì)PLD/FPGA成為一種趨勢。目前最主要的硬件描述語言是VHDL和verilog HDL及System Verilog。 VHDL發(fā)展的較早，語法嚴(yán)格;而Verilog HDL是在C語言的基礎(chǔ)上發(fā)展起來的一種硬
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Verilog HDL與VHDL及FPGA的比較分析

  • Verilog HDL與VHDL及FPGA的比較分析,　Verilog HDL　　優(yōu)點(diǎn)：類似C語言，上手容易，靈活。大小寫敏感。在寫激勵(lì)和建模方面有優(yōu)勢?！　∪秉c(diǎn)：很多錯(cuò)誤在編譯的時(shí)候不能被發(fā)現(xiàn)?！　HDL　　優(yōu)點(diǎn)：語法嚴(yán)謹(jǐn)，層次結(jié)構(gòu)清晰。　　缺點(diǎn)：熟悉時(shí)間長，不夠靈
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基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì)

  • 基于FPGA和硬件描述語言Verilog的液晶顯示控制器的設(shè)計(jì),本設(shè)計(jì)是一種基于FPGA(現(xiàn)場可編程門陣列)的液晶顯示控制器。與集成電路控制器相比，F(xiàn)PGA更加靈活，可以針對小同的液晶顯示模塊更改時(shí)序信號(hào)和顯示數(shù)據(jù)。FPGA的集成度、復(fù)雜度和面積優(yōu)勢使得其日益成為一種頗具吸引力
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verilog-a介紹

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