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EEPW首頁 >> 主題列表 >> verilog-xl

ISE入門三部曲

  • 本著方便后來人，不用那么苦逼的去看英文資料，可以更快的入門，同時也為了這接近一年的時間天天寫Verilog作結(jié)，馬上就要去上一年課了，不用再寫代碼，也不用再熬夜咯。為了方便闡述，以一個簡單的8路選擇器作為例子。
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FPGA設(shè)計經(jīng)驗談

  • 從大學(xué)時代第一次接觸FPGA至今已有10多年的時間。至今記得當(dāng)初第一次在EDA實驗平臺上完成數(shù)字秒表，搶答器，密碼鎖等實驗時，那個興奮勁。當(dāng)時由于沒有接觸到HDL硬件描述語言，設(shè)計都是在MAX+plus II原理圖環(huán)境下用74系列邏輯器件搭建起來的。
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U盤SoC的設(shè)計與實現(xiàn)

  • 設(shè)計和實現(xiàn)了U盤SoC。本系統(tǒng)包括USB CORE和已驗證過的CPU核、Nandflash、UDC_Control等模塊，模塊間通過總線進(jìn)行通信。其中USB CORE為本文設(shè)計的重點，用Verilog HDL語言實現(xiàn)，同時并為此設(shè)計搭建了功能完備的Modelsim仿真環(huán)境，進(jìn)行了仿真驗證。
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基于SATAII協(xié)議的CRC32并行算法的研究

  • 在介紹CRC校驗原理和傳統(tǒng)CRC32串行比特算法的基礎(chǔ)上，由串行比特型算法推導(dǎo)出一種CRC32并行算法、并結(jié)合SATAⅡ協(xié)議的要求，完成了SATAⅡ主控制器設(shè)計中CRC生成與校驗?zāi)K的設(shè)計。最后通過在ISE平臺上編寫Verilog硬件描述語言，對SATA協(xié)議中幀結(jié)構(gòu)數(shù)據(jù)進(jìn)行仿真，驗證該CRC32并行算法能夠滿足SATA接口實時處理的要求。
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Verilog HDL語言在FPGA/CPLD開發(fā)中的應(yīng)用

  • 1 引言近30年來，由于微電子學(xué)和計算機(jī)科學(xué)的迅速發(fā)展，給EDA(電子設(shè)計自動化)行業(yè)帶來了巨大的變化。特別是進(jìn)入20世紀(jì)90年代后，電子系統(tǒng)已經(jīng)從電路板級系統(tǒng)集成發(fā)展成為包括ASIC、FPGA和嵌入系統(tǒng)的多種模式?？梢哉f
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Verilog按鍵消抖的理解

  • 按鍵在按下時會產(chǎn)生抖動，釋放時也會產(chǎn)生抖動，所以在設(shè)計鍵盤掃描程序時必須考慮按鍵的消抖，我們一般只考慮按下 ...
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Verilog代碼命名六大黃金規(guī)則

  • Verilog代碼命名六大黃金規(guī)則,關(guān)于Verilog代碼中命名的六大黃金規(guī)則?！　?. 系統(tǒng)級信號的命名?！　∠到y(tǒng)級信號指復(fù)位信號，置位信號，時鐘信號等需要輸送到各個模塊的全局信號；系統(tǒng)信號以字符串Sys開頭。　　2. 低電平有效的信號后一律加下劃線
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基于串口通訊的Verilog設(shè)計

  • 1 串口通信基本特點隨著多微機(jī)系統(tǒng)的應(yīng)用和微機(jī)網(wǎng)絡(luò)的發(fā)展，通信功能越來越顯得重要。串行通信是在一根傳輸線上一位一位地傳送信息.這根線既作數(shù)據(jù)線又作聯(lián)絡(luò)線。串行通信作為一種主要的通信方式，由于所用的傳輸線少
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基于Verilog HDL語言的32X8 FIFO設(shè)計

  • 摘要:介紹了FIFO的基本概念、設(shè)計方法和步驟,采用了一種新穎的讀、寫地址寄存器和雙體存儲器的交替讀、寫機(jī)制,實現(xiàn)了FIFO的基本功能,同時使本32X8 FIFO擁有可同時讀、寫的能力,完全基于Verilog HDL語言實現(xiàn)了電路功能
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基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證

  • 摘要：在此利用VerilogHDL設(shè)計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄...
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Verilog HDL設(shè)計自動數(shù)據(jù)采集系統(tǒng)

  • 隨著數(shù)字時代的到來，數(shù)字技術(shù)的應(yīng)用已經(jīng)滲透到了人類生活的各個方面。數(shù)字系統(tǒng)發(fā)展在很大程度上得益于器件和集成技術(shù)的發(fā)展，著名的摩爾定律(Moores Law)的預(yù)言也在集成電路的發(fā)展過程中被印證了，數(shù)字系統(tǒng)的設(shè)計理
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基于Verilog HDL語言的CAN總線控制器設(shè)計及驗證

  • 摘要：在此利用Verilog HDL設(shè)計了一款CAN總線控制器，首先根據(jù)協(xié)議把整個CAN總線控制器劃分為接口邏輯管理、寄存器邏輯和CAN核心模塊3個模塊，然后用Verilog HDL硬件描述語言設(shè)計了各個功能模塊，并使用Modelsim軟件
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基于ESL并采用System C和System Verilog的設(shè)計流程

  • 　ESL解決方案的目標(biāo)在于提供讓設(shè)計人員能夠在一種抽象層次上對芯片進(jìn)行描述和分析的工具和方法，在這種抽象層次上，設(shè)計人員可以對芯片特性進(jìn)行功能性的描述，而沒有必要求助于硬件（RTL）實現(xiàn)的具體細(xì)節(jié)。 當(dāng)今
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科銳發(fā)布Verilog-A無線射頻器件模型

  • 科銳公司(Nasdaq: CREE)宣布推出適用于 GaN 無線射頻器件的全新 Verilog-A 非線性器件模型，該模型專為安捷倫的 ADS 以及 AWR 的 Microwave Office 等領(lǐng)先無線射頻設(shè)計平臺而研發(fā)。全新器件模型能夠支持更為復(fù)雜的電路仿真，包括最新寬帶調(diào)制包絡(luò)分析和4G 蜂窩通信的多模式無線射頻功率放大器。
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基于Verilog實現(xiàn)電器定時開關(guān)控制

  • 1、前言隨著當(dāng)今社會工作和生活節(jié)奏的加快，人們對許多電器、儀器、設(shè)備的自動化要求也越來越高，但現(xiàn) ...
  • 關(guān)鍵字： Verilog  電器  定時開關(guān)  控制  
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