華為又一項芯片堆疊封裝專利曝光

來源：內(nèi)容來自半導(dǎo)體行業(yè)觀察（ID：icbank）綜合，謝謝。

近日，國家知識產(chǎn)權(quán)專利局披露了華為于2019年遞交申請的，名為“芯片堆疊封裝結(jié)構(gòu)及其封裝方法、電子設(shè)備”的專利。

根據(jù)摘要描述，一種芯片堆疊封裝結(jié)構(gòu)(100)及其封裝方法、電子設(shè)備(1)，涉及電子技術(shù)領(lǐng)域，用于解決如何將多個副芯片堆疊單元(30)可靠的鍵合在同一主芯片堆疊單元(10)上的問題。芯片堆疊封裝結(jié)構(gòu)(100)，包括:主芯片堆疊單元(10)，具有位于第一表面上的絕緣且間隔設(shè)置的多個主管腳(11)；第一鍵合層(20)，設(shè)置于第一表面上；第一鍵合層(20)包括絕緣且間隔設(shè)置的多個鍵合組件(21)；多個鍵合組件(21)中的每個包括至少一個鍵合部(211)，任意兩個鍵合部(211)絕緣設(shè)置，且任意兩個鍵合部(211)的橫截面積相同；多個鍵合組件(21)分別與多個主管腳(11)鍵合；多個副芯片堆疊單元(30)，設(shè)置于第一鍵合層(20)遠(yuǎn)離主芯片堆疊單元(10)一側(cè)的表面；副芯片堆疊單元(30)具有絕緣且間隔設(shè)置的多個微凸點(31)；多個微凸點(31)中的每個與多個鍵合組件(21)中的一個鍵合。

眾所周知，近年來，因為芯片微縮的限制，行業(yè)轉(zhuǎn)向芯片封裝尋找芯片性能的提升辦法。
在日前的分析師大會上，華為常務(wù)董事、ICT基礎(chǔ)設(shè)施業(yè)務(wù)管理委員會主任汪濤也指出，華為正嘗試用堆疊芯片的相關(guān)技術(shù)，用不那么先進(jìn)的芯片工藝也可以讓華為的產(chǎn)品更有競爭力。華為目前在芯片3D封裝方面有了專利積累，有信心拿出更多解決方案和領(lǐng)先產(chǎn)品。
“華為在（封裝）這方面有多年的積累，我們基于芯片3D堆疊、3D封裝或者稱之為chiplet技術(shù)，來實現(xiàn)在制程相對可能不是那么最領(lǐng)先的情況下做出最領(lǐng)先的芯片或者系統(tǒng)。當(dāng)然，我們積累的技術(shù)和創(chuàng)新手段還有很多，因此我們有信心一直提供領(lǐng)先的產(chǎn)品和方案來服務(wù)于我們的客戶和合作伙伴?！蓖魸诤罄m(xù)回答記者問題的時候表示。
而事實上，在不久之前，華為也的確披露了另一個封裝專利。

華為3D芯片堆疊專利解讀

據(jù)報道，華為已開發(fā)了（并申請了專利）一種芯片堆疊工藝，該工藝有望比現(xiàn)有的芯片堆疊方法便宜得多。該技術(shù)將幫助華為繼續(xù)使用較老的成熟工藝技術(shù)開發(fā)更快的芯片。 
唯一的問題是華為是否真的可以利用其創(chuàng)新，因為沒有美國政府的出口許可證，代工廠無法為該公司生產(chǎn)芯片。但至少華為自己當(dāng)然相信它可以，特別是考慮到這項技術(shù)可以為基于不受美國如此嚴(yán)厲限制的舊節(jié)點的芯片提供性能提升。 
保持競爭力的一種方式

我們將在下面詳細(xì)介紹這項新技術(shù)，但重要的是要了解華為為什么要開發(fā)這項新技術(shù)。
由于美國政府將華為及其芯片設(shè)計子公司海思列入黑名單，現(xiàn)在要求所有制造芯片的公司申請出口許可證，因為所有半導(dǎo)體生產(chǎn)都涉及美國開發(fā)的技術(shù)，華為無法進(jìn)入任何先進(jìn)節(jié)點（例如臺積電的N5)，因此必須依賴成熟的工藝技術(shù)。
為此，華為前任總裁郭平表示，創(chuàng)新的芯片封裝和小芯片互連技術(shù)，尤其是 3D 堆疊，是公司在其 SoC 中投入更多晶體管并獲得競爭力所需性能的一種方式。因此，該公司投資于專有的封裝和互連方法（例如其獲得專利的方法）是非常有意義的。 
“以 3D 混合鍵合技術(shù)為代表的微納米技術(shù)將成為擴(kuò)展摩爾定律的主要手段，”郭說。  
華為高層表示，由于現(xiàn)代領(lǐng)先的制程技術(shù)進(jìn)展相對緩慢，2.5D或3D封裝的多芯片設(shè)計是芯片設(shè)計人員不斷在產(chǎn)品中投入更多晶體管，以滿足他們客戶在新功能和性能的預(yù)期，這也成為了產(chǎn)業(yè)界采用的一個普遍方式。因此，華為前董事長強調(diào)，華為將繼續(xù)投資于內(nèi)部設(shè)計的面積增強和堆疊技術(shù)。 
華為在新聞發(fā)布會上公開發(fā)表的聲明清楚地表明，公司旨在為其即將推出的產(chǎn)品使用其混合無 TSV 3D 堆疊方法（或者可能是類似且更主流的方法）。主要問題是該方法是否需要美國政府可能認(rèn)為最先進(jìn)且不授予出口許可證的任何工具或技術(shù)（畢竟，大多數(shù)晶圓廠工具使用源自美國的技術(shù)）。也就是說，我們是否會看到一家代工廠使用華為的專利方法為華為制造 3D 小芯片封裝，這還有待觀察。但至少華為擁有一項獨特的廉價 3D 堆疊技術(shù)，即使無法使用最新節(jié)點，也可以幫助其保持競爭力。
無過孔堆疊

創(chuàng)新的芯片封裝和多芯片互連技術(shù)將在未來幾年成為領(lǐng)先處理器的關(guān)鍵，因此所有主要芯片開發(fā)商和制造商現(xiàn)在都擁有自己專有的芯片封裝和互連方法。
芯片制造商通常使用兩種封裝和互連方法：2.5D 封裝為彼此相鄰的小芯片實現(xiàn)高密度/高帶寬的封裝內(nèi)互連，3D 封裝通過將不同的小芯片堆疊在一起使處理器更小. 然而，3D 封裝通常需要相當(dāng)復(fù)雜的布線，因為小芯片需要通信并且必須使用 TSV 提供電力。 
雖然 TSV 已在芯片制造中使用了十多年，但它們增加了封裝過程的復(fù)雜性和成本，因此華為決定發(fā)明一種不使用 TSV 的替代解決方案。華為專家設(shè)計的本質(zhì)上是 2.5D 和 3D 堆疊的混合體，因為兩個小芯片在封裝內(nèi)相互重疊，節(jié)省空間，但不像經(jīng)典 3D 封裝那樣完全疊放。 
重疊的 3D 堆疊

華為的方法使用小芯片的重疊部分來建立邏輯互連。同時，兩個或更多小芯片仍然有自己的電力傳輸引腳，使用各種方法連接到自己的再分配層 (RDL)。但是，雖然華為的專利技術(shù)避免使用 TSV，但實施起來并不容易且便宜。
（圖片來源：華為）

華為的流程涉及在連接到另一個（或其他）之前將其中一個小芯片倒置。它還需要構(gòu)建至少兩個重新分配層來提供電力（例如，兩個小芯片意味著兩個 RDL，三個小芯片仍然可以使用兩個 RDL，所以四個，請參閱文章末尾的專利文檔以了解詳細(xì)信息），這并不是特別便宜，因為它增加了幾個額外的工藝步驟。好消息是其中一個芯片的再分配層可以用來連接內(nèi)存等東西，從而節(jié)省空間。

事實上，華為的混合 3D 堆疊方式可以說比其他公司傳統(tǒng)的 2.5D 和 3D 封裝技術(shù)更通用。例如，很難將兩個或三個耗電且熱的邏輯裸片堆疊在一起，因為冷卻這樣的堆棧將非常復(fù)雜（這最終可能意味著對時鐘和性能的妥協(xié)）。華為的方法增加了堆棧的表面尺寸，從而簡化了冷卻。同時，堆棧仍然小于 2.5D 封裝，這對于智能手機(jī)、筆記本電腦或平板電腦等移動應(yīng)用程序很重要。
從產(chǎn)業(yè)來看，其他半導(dǎo)體合同制造商（臺積電、GlobalFoundries）、集成設(shè)計制造商（英特爾、三星），甚至可以使用領(lǐng)先的晶圓廠工具和工藝技術(shù)的無晶圓廠芯片開發(fā)商（AMD）也開發(fā)了自己的 2.5D 和 3D 小芯片堆疊和互連方法為他們的客戶或他們未來的產(chǎn)品提供服務(wù)。因此，華為只是順勢而為。 

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