新思科技特定領(lǐng)域處理器在線研討會上線，主講使用ASIP Designer加速特定領(lǐng)域處理器設(shè)計！

摩爾定律和登納德定律的放緩引發(fā)了人們對特定領(lǐng)域處理器（簡稱ASIP）的重視。ASIP實現(xiàn)了為特定應(yīng)用領(lǐng)域量身定制的專用指令集架構(gòu)(ISA)，通常會從某個基線開始設(shè)計，比如從RISC-V ISA基線開始。ASIP可以替代傳統(tǒng)的固定功能硬件加速器，同時引入軟件可編程性，從而在設(shè)計過程和最終產(chǎn)品中實現(xiàn)更高的靈活性和敏捷性。通過維護(hù)RISC-V ISA基線，ASIP也促進(jìn)了與現(xiàn)有處理器生態(tài)系統(tǒng)的兼容和重用。

新思科技的ASIP Designer是用于設(shè)計、實現(xiàn)、編程和驗證專用指令集處理器的行業(yè)領(lǐng)先工具，可以從單一特定處理器描述開始，幫助芯片設(shè)計人員快速獲得優(yōu)化的C/C++編譯器、周期精確的模擬器和ASIP可綜合硬件實現(xiàn)。通過使用ASIP獨有的compiler-in-the-loop和synthesis-in-the-loop方法學(xué)，芯片設(shè)計人員能夠?qū)SA和微架構(gòu)快速調(diào)整到適合的應(yīng)用領(lǐng)域。

6月1日，新思科技聯(lián)合智東西公開課策劃的「新思科技特定領(lǐng)域處理器在線研討會」將在線上舉行。新思科技處理器解決方案產(chǎn)品線高級技術(shù)經(jīng)理王偉、新思科技ASIP工具高級應(yīng)用工程師翟寶陸兩位技術(shù)專家將參與，并分別圍繞《使用ASIP Designer加速特定領(lǐng)域處理器設(shè)計》、《案例研究：加速MobileNetV3的AI專用處理器Tmoby》、《案例研究：利用ASIP Designer實現(xiàn)立體圖像匹配加速器Tmatch》進(jìn)行直播分享。

研討會將以閉門直播形式進(jìn)行，從下午13:30開始，預(yù)計16:00結(jié)束。其中，15:30-16:00為問答環(huán)節(jié)，兩位主講人將在線答疑。

主題介紹

新思科技處理器解決方案產(chǎn)品線高級技術(shù)經(jīng)理王偉、ASIP工具高級應(yīng)用工程師翟寶陸：《使用ASIP Designer加速特定領(lǐng)域處理器設(shè)計》

特定領(lǐng)域處理器（簡稱ASIP）通過軟件編程將硬件定制化與靈活性相結(jié)合。在本次研討會上，王偉將首先對ASIP的概念進(jìn)行系統(tǒng)闡述；翟寶陸將圍繞新思科技ASIP Designer工具套件的關(guān)鍵技術(shù)和開發(fā)流程進(jìn)行深度講解。

新思科技ASIP工具高級應(yīng)用工程師翟寶陸：《案例研究：加速MobileNetV3的AI專用處理器Tmoby》

為了充分發(fā)揮ASIP方法學(xué)的優(yōu)勢，除了簡單的指令擴(kuò)展之外，ASIP Designer工具套件還引入了更廣泛的架構(gòu)優(yōu)化方法。例如，數(shù)據(jù)級和指令級并行、實現(xiàn)高度優(yōu)化的定制數(shù)據(jù)通路，這些都是先進(jìn)ASIP的重要特性。這顯然超出了在固定的基礎(chǔ)處理器上增加簡單指令擴(kuò)展可能實現(xiàn)的程度，而ASIP Designer將為芯片設(shè)計人員提供此類架構(gòu)的設(shè)計能力。

翟寶陸將通過為高效處理MobileNetV3而專門設(shè)計的AI處理器示例來說明。MobileNetV3 AI加速器從ASIP Designer的示例庫提供的眾多RISC-V ISA示例模型當(dāng)中的一個擴(kuò)展而來，具有4槽VLIW架構(gòu)，并提供了64個MAC向量單元，可以對8位向量數(shù)據(jù)進(jìn)行操作。針對應(yīng)用特點，MobileNetV3 AI加速器可以通過對內(nèi)存訪問的調(diào)整，進(jìn)一步優(yōu)化處理器性能。

MobileNetV3 AI加速器的設(shè)計過程包含了算法分析、并行化分析，以及高效的架構(gòu)探索過程。ASIP Designer的SDK和RTL生成功能，將能夠幫助芯片設(shè)計人員實現(xiàn)MobileNetV3 ASIP的高效設(shè)計，并保持完全的C語言可編程性。

新思科技ASIP工具高級應(yīng)用工程師翟寶陸：《案例研究：利用ASIP Designer實現(xiàn)立體圖像匹配加速器Tmatch》

立體圖像匹配算法對處理能力的要求非常高（大約 30 TMACs/s），需要大量的平方差和（SSD）運算來計算像素視差。

在立體圖像匹配加速器Tmatch設(shè)計中，定制的指令和數(shù)據(jù)通路以逐步的方式添加到基準(zhǔn)RISC-V設(shè)計當(dāng)中，并使用新思科技ASIP Designer工具套件的compiler-in-the-loop和synthesis-in-the-loop優(yōu)化流程，探索了多種實現(xiàn)解決方案及其性能與成本的權(quán)衡。這些流程允許應(yīng)用程序代碼和ASIP架構(gòu)迭代進(jìn)行協(xié)同優(yōu)化，同時在每一步來驗證它們的正確性和性能。

使用ASIP Designer設(shè)計的立體圖像匹配加速器“Tmatch”是一個具有有限的指令級并行性 (ILP)、高度定制化的向量 ASIP，展示了使用帶有矢量擴(kuò)展功能的常規(guī)RISC-V處理器無法實現(xiàn)的巨大性能提升。