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半導(dǎo)體設(shè)備供應(yīng)商,信不過?

發(fā)布人:旺材芯片 時間:2022-06-28 來源:工程師 發(fā)布文章

來源:內(nèi)容由導(dǎo)體行業(yè)觀察(ID:icbank)編譯自semianalysis,謝謝。



據(jù)semianalysis報道,半導(dǎo)體資本設(shè)備公司聲稱對未來有很高可視性。鑒于制造半導(dǎo)體的復(fù)雜性,人們會假設(shè)這些公司是工藝技術(shù)和晶圓廠擴建的最終來源。今天我們要揭穿這個神話。


技術(shù)和工廠擴建經(jīng)濟學(xué)是您希望他們知道的細節(jié),因為這是他們的工具直接使用和服務(wù)的地方,但他們不知道。今天我們將討論一些半導(dǎo)體公司缺少技術(shù)和經(jīng)濟細節(jié)( economic details)的例子。我們將在本文中使用的示例來自 ASML、KLA 和 Tokyo Electron。


2018 年,就在半導(dǎo)體擴建和資本支出顯著放緩之前,所有設(shè)備公司都非常看好未來的增長。事實證明,他們對訂單可見性和未來增長一無所知。因為隨后他們的訂單放緩了,Applied Materials 和 Lam Research 等股****下跌超過 40%。就像 2018 年一樣,現(xiàn)在一些設(shè)備公司的股****已經(jīng)從最高點下跌了 40% 以上,盡管這些公司繼續(xù)表示未來每股收益的巨大增長。盡管這些公司聲稱對未來需求具有最高的可視性,但市場正在押注這些公司無法像 2018 年一樣了解他們的訂單。


市場是正確的?還是您可以相信設(shè)備公司的未來需求?


semianalysis在文章中表示,其分析的第一個在技術(shù)細節(jié)上犯錯的半導(dǎo)體設(shè)備公司是ASML。他們指出,ASML 一直在夸大其光刻相對于其他類型工具的資本支出份額。這是一張幻燈片,描述了與新建工廠相關(guān)的光刻資本支出強度。


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他們表示,這是可驗證的錯誤。因為我們只需比較最大的半導(dǎo)體資本設(shè)備公司 ASML、應(yīng)用材料、Lam Research、KLA、Tokyo Electron 和 ASM International 的收入即可得出結(jié)果。


ASML 在光刻步進機中占有超過 95% 的份額。我們估計前端光刻工具在前端晶圓制造設(shè)備總銷售額中的份額約為 22%。大多數(shù)當(dāng)前和未來的資本支出項目是邏輯或 DRAM,而不是 3D NAND,如下面我們分享的晶圓廠跟蹤電子表格所示。如果 ASML 光刻估計準(zhǔn)確,其光刻工具的總支出份額將接近 30%,因為這是基于 ASML 數(shù)據(jù)的后沿邏輯與前沿邏輯與 DRAM 與 NAND 的資本支出混合平均值所需要的。


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ASML 還得到了完全錯誤的各種工藝節(jié)點的密度數(shù)。例如,這張幻燈片是在他們的投資者日、2022 SPIE 光刻和圖案化以及其他一些最近的會議上展示的。


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16nm、10nm 和 7nm 的歷史密度數(shù)據(jù)與臺積電工藝節(jié)點一致。但無論您使用臺積電 N5、三星 4nm 還是英特爾未發(fā)布的 4nm,5nm 的數(shù)據(jù)都太激進了。


TSMC 5 的晶體管數(shù)量為每平方毫米1.376 億個。此外,ASML 提供的 3nm 和 2nm 估計也遠不準(zhǔn)確。TSMC N3 將接近~200 MTr/mm2,而不是如圖所示的 300 MTr/mm2。根據(jù)臺積電,臺積電 N2 在最大邏輯密度上的密度最多比 N3 高 20%。盡管如此,ASML 對未來節(jié)點的數(shù)據(jù)以及自 2020 年以來 2 年前出貨的節(jié)點的數(shù)據(jù)都是錯誤的。這張幻燈片與 IMEC、英特爾、三星或臺積電關(guān)于密度的任何聲明都不一致。


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ASML 也一直在夸大其光刻工具的吞吐量。這是因為它們歪曲了劑量 (dose) (想想 EUV 工具暴露硅片所花費的時間)。他們的說法通常假設(shè)劑量為 20mj/cm2,但晶圓廠往往使用更高。事實上,我們聽說三星在生產(chǎn)中甚至使用了高達 60mj/cm2的劑量,大多數(shù)研究論文也同樣使用了這么高的劑量。這種劑量水平將導(dǎo)致低得多的吞吐量數(shù)據(jù)。


在我們看來,KLA 在技術(shù)上的表達也不準(zhǔn)確。為了讓您體驗一下,他們在最近的投資者日聲稱每個工藝節(jié)點的每個晶體管縮放成本、體積和設(shè)計數(shù)量。


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首先說一下成本。KLA 聲稱,從 2004 年到 2010 年,每個晶體管的成本每年下降 22%。他們說,這種成本下降從 20nm 到 10nm 暫停了,從那時起,該行業(yè)恢復(fù)了規(guī)?;總€晶體管的成本下降了 23%。我們可以輕易從他們的圖表中跳出錯誤,說明 16nm 如何降低每個晶體管的成本,或者 7nm+ 是如何僅由單個華為芯片和單個加密貨幣挖掘 ASIC 提供的,但我們把它排除在外。


相反,讓我們關(guān)注最近歷史上每個晶體管成本的核心主張。我們將使用 Apple 芯片進行芯片密度和成本估算,因為它們是體積最大的芯片,最先引入新工藝技術(shù),并在每個節(jié)點上實現(xiàn)最高密度。2017年,蘋果發(fā)布了搭載臺積電N10節(jié)點的A11 SoC。去年,Apple 發(fā)布了帶有 N5P 節(jié)點的 A15。如果 KLA 的說法屬實,我們會看到每片晶圓的成本如下。


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這意味著蘋果在 N5P 上的晶圓成本將遠低于 10,000 美金。但我認為所有人都會同意 N5P 成本遠高于 KLA 所暗示的數(shù)字。此外,臺積電的 5nm 級節(jié)點仍然是今年最先進的節(jié)點。他們收到了一些價格上漲。每個晶體管的成本肯定下降了,但速度很慢。


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KLA 甚至在稍后的演示中不同意自己的觀點。他們特別聲稱半導(dǎo)體資本密集度在增加。


在同一個演示文稿中,KLA 在引入工藝節(jié)點 3 年后對設(shè)計開始和每月晶圓也有一些不太正確的描述,這些數(shù)據(jù)也是可驗證的。


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10nm 對臺積電和三星來說都是短暫的節(jié)點。它于 2017 年在 iPhone 等大批量消費應(yīng)用中出貨。KLA 聲稱 10nm 在推出 3 年后與 16nm 的市場一樣大。但是按照臺積電自己的說法,引入3年后的10nm基本上是不存在的。隨著產(chǎn)能轉(zhuǎn)換為(非 EUV)7nm,臺積電 10nm 營收貢獻迅速下降。10nm 的少數(shù)領(lǐng)先移動客戶在一年后轉(zhuǎn)向 7nm 的旗艦 SoC。


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鑒于 16nm 是一個長期節(jié)點,而 10nm 基本上只用于少數(shù)移動 SoC,很明顯 16nm 比 10nm 贏得了更多的設(shè)計勝利(design win)。我真的不明白 KLA 怎么會弄得這么錯。


最后一個例子是東京電子。我們喜歡 Tokyo Electron 的演示文稿,因為它們通常會分享最具技術(shù)性的細節(jié)。他們也碰巧得到了最正確的技術(shù)細節(jié)。有趣的是,他們碰巧弄錯了這個行業(yè)級別的財務(wù)細節(jié)。這可能是因為它們在財務(wù)方面的優(yōu)化程度較低。例如,它們在自由現(xiàn)金流轉(zhuǎn)換率方面落后于 Lam Research 和 Applied Materials。也許他們最近披露的缺陷是由于文化差異造成的。


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在這張幻燈片上,沒有軸,但可以比較數(shù)字的大小。雖然我們不同意確切的數(shù)字,但一般來說,DRAM 和 NAND 在方向上是正確的。資本支出幾乎與 DRAM 的密度一樣多,這導(dǎo)致 DRAM 的每比特成本不溫不火地下降。資本支出的增長遠低于 NAND 的密度增長,這導(dǎo)致 NAND 的每比特成本下降得更快。


我們不同意這張幻燈片的方面是有關(guān)邏輯的增長幅度。最奇怪的是,臺積電宣布他們打算在新竹 Fab 20 和臺南 Fab 18 的多個階段的 gigafabs (100k WSPM) 上花費多少。半導(dǎo)體資本密集度上升。即使它是平的,從 7nm 到 5nm 到 3nm 的晶圓成本也得到了很好的反映。這意味著構(gòu)建下一代技術(shù) gigafab 的成本比他們描述的要高得多。


有人可能會爭辯說你應(yīng)該考慮臺積電的利潤率擴張,但這僅僅意味著構(gòu)建下一個節(jié)點的 gigafab 的成本會更大。由于每個晶圓的成本主要由工具的總成本和與之相關(guān)的折舊組成,因此下一個節(jié)點所需的資本設(shè)備顯然顯著增加。與工具成本相比,電力、這些工具使用的化學(xué)品和原材料等消耗品以及人力資本都非常低。從 5nm 到 3nm 的工藝步驟數(shù)量增加了約 35% 至約 45%。這是所需工具數(shù)量的大幅增加。


簡而言之,東京電子低估了未來工藝節(jié)點的資本密集度增加。不過,也許他們只是保守。


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