臺(tái)積電2nm芯片開發(fā)生態(tài)系已接近完成

10月13日消息，臺(tái)積電在歐洲舉辦2023 臺(tái)積電開放創(chuàng)新平臺(tái)（Open Innovation Platform ，OIP）活動(dòng)，向合作伙伴展示下一代晶圓代工技術(shù)，并表示目前芯片設(shè)計(jì)人員所需的全新的面向2nm制程工藝的EDA、模擬和驗(yàn)證工具及部分IP都已可供使用，相關(guān)生態(tài)系統(tǒng)正在形成。

臺(tái)積電計(jì)劃在2025下半年量產(chǎn)2nm（N2）制程，由于GAA晶體管構(gòu)架與臺(tái)積電目前3nm FinFET完全不同，因此配套的EDA工具和IP都需要進(jìn)行針對(duì)性更新。不過，臺(tái)積電的OIP平臺(tái)能使合作伙伴提前開始開發(fā)產(chǎn)品。

臺(tái)積電設(shè)計(jì)基礎(chǔ)設(shè)施管理事業(yè)部處長(zhǎng)Dan Kochpatcharin表示，“針對(duì)N2，我們可以提前兩年合作，因?yàn)镹anosheet是不同的。EDA工具必須準(zhǔn)備就緒，而OIP能使我們盡早與合作伙伴合作，臺(tái)積電有龐大的工程團(tuán)隊(duì)，可與EDA、IP等合作伙伴合作。”

目前主要的EDA工具廠商Cadence和新思科技，以及Ansys和Siemens EDA等廠商的許多工具都已經(jīng)通過了臺(tái)積電認(rèn)證，不過IP設(shè)計(jì)則需要更長(zhǎng)時(shí)間。

根據(jù)臺(tái)積電公布的信息，非易失性內(nèi)存（non-volatile memory）、接口IP、chiplet相關(guān)IP等模塊尚未出現(xiàn)，這成為部分芯片設(shè)計(jì)的瓶頸，但臺(tái)積電的合作伙伴都正在積極開發(fā)。目前用于設(shè)計(jì)2nm芯片的工具和生態(tài)系統(tǒng)正在形成，但還沒有全部到位。

Kochpatcharin指出，開發(fā)采用Nanosheet晶體管的IP并不難，但確實(shí)需要更多、更長(zhǎng)的周期時(shí)間，部分IP供應(yīng)商也仍需要接受培訓(xùn)，當(dāng)接受培訓(xùn)后，設(shè)計(jì)上就會(huì)變得容易，這就是臺(tái)積電之所以很早就開始的原因。

目前許多芯片的主要建構(gòu)模塊都已支持N2，但在臺(tái)積電2nm量產(chǎn)前，許多公司仍有許多事情要做。至于設(shè)計(jì)IP和開發(fā)工具的大公司已在開發(fā)2nm芯片，到2025年量產(chǎn)時(shí)，他們的產(chǎn)品應(yīng)該已經(jīng)準(zhǔn)備就緒。隨著臺(tái)積電及合作伙伴的2nm準(zhǔn)備工作進(jìn)展順利，其他芯片設(shè)計(jì)公司也可以準(zhǔn)備設(shè)計(jì)規(guī)劃。

編輯：芯智訊-林子