國產(chǎn)256核RISC-V處理器曝光，計劃擴展到1600核！

隨著每一代新一代芯片增加晶體管密度變得越來越困難，因此芯片制造商正在尋找其他方法來提高處理器的性能，其中包括架構(gòu)創(chuàng)新、更大的芯片尺寸、多芯片設計，甚至晶圓級芯片，比如 Cerebras的WSE系列AI芯片。

近日，中國科學院計算技術(shù)研究所的科學家們也推出了一款先進基于RISC-V架構(gòu)的 256 核多芯片，并計劃將該設計擴展到 1,600 核，以創(chuàng)造整個晶圓大小的芯片，以作為一個計算設備。

據(jù) The Next Platform報道，中國科學院計算技術(shù)研究所的科學家在《基礎研究》雜志最近發(fā)表的一篇文章中介紹了一種先進的 256 核多芯片計算復合體，名為“浙江大芯片”。

據(jù)介紹，該芯片設計由 16 個小芯片組成，每個小芯片包含 16 個 RISC-V 內(nèi)核，并使用片上網(wǎng)絡以傳統(tǒng)的對稱多處理器 (SMP) 方式相互連接，以便小芯片可以共享內(nèi)存。每個小芯片都有多個芯片到芯片接口，可通過 2.5D 中介層連接到相鄰的小芯片，研究人員表示，該設計可擴展到 100 個小芯片，或 1,600 個內(nèi)核。

據(jù)報道，“浙江大芯片”基于Chiplet架構(gòu)設計，采用 22 納米級工藝技術(shù)制造，目前還不確定使用中介層互連并在 22 納米生產(chǎn)節(jié)點上制造的 1,600 個核心組件會消耗多少功率。不過，由于延遲的減少，這將極大地優(yōu)化其功耗和性能。

論文探討了光刻和Chiplet技術(shù)的局限性，并討論了這種新架構(gòu)滿足未來計算需求的潛力。研究人員指出，多芯片設計可用于構(gòu)建百億億次超級計算機的處理器，AMD 和英特爾目前正在做這件事。

研究人員寫道：“對于當前和未來的百億億次計算，我們預測分層chiplet架構(gòu)將是一種強大而靈活的解決方案。” “分層chiplet架構(gòu)被設計為具有多個內(nèi)核和許多具有分層互連的小芯片。在chiplet內(nèi)部，內(nèi)核使用超低延遲互連進行通信，而小芯片之間則以受益于先進封裝技術(shù)的低延遲互連，從而可以最大限度地減少這種高可擴展性系統(tǒng)中的小芯片延遲和NUMA效應”。

與此同時，研究人員建議對此類組件使用多級內(nèi)存層次結(jié)構(gòu)，這可能會給此類設備的編程帶來困難。

“內(nèi)存層次結(jié)構(gòu)包含核心內(nèi)存[緩存]、芯片內(nèi)內(nèi)存和芯片外內(nèi)存，”描述中寫道。“這三個級別的內(nèi)存在內(nèi)存帶寬、延遲、功耗和成本方面有所不同。在分層chiplet架構(gòu)的概述中，多個核心通過交叉交換機連接并共享緩存。這形成了pod結(jié)構(gòu)，并且pod通過chiplet內(nèi)網(wǎng)絡互連，多個pod組成一個chiplet，chiplet通過chiplet間網(wǎng)絡互連，然后連接到片外存儲器，需要仔細設計才能充分利用這種層次結(jié)構(gòu)合理利用內(nèi)存帶寬來平衡不同計算層次的工作量可以顯著提高chiplet系統(tǒng)效率。正確設計通信網(wǎng)絡資源可以保證chiplet協(xié)同執(zhí)行共享內(nèi)存任務。

大芯片設計還可以利用光電計算、近內(nèi)存計算和 3D 堆棧內(nèi)存等技術(shù)。然而，論文沒有提供這些技術(shù)實施的具體細節(jié)，也沒有解決它們在設計和構(gòu)建此類復雜系統(tǒng)時可能帶來的挑戰(zhàn)。

編輯：芯智訊-浪客劍