存儲(chǔ)器中采用銅工藝對(duì)于設(shè)備市場(chǎng)的影響

　　按Information Network總裁Robert Casterllano的說(shuō)法,2009年存儲(chǔ)器芯片向銅互連工藝過(guò)渡開(kāi)始熱了起來(lái)，由此雖然2009年整個(gè)半導(dǎo)體設(shè)備市場(chǎng)下降超過(guò)40%以上, 而與銅互連直接相關(guān)連的設(shè)備僅下降8.7%。

　　在2006未Micron技術(shù)公司首先在DRAM產(chǎn)品制造中采用銅工藝代替鋁。一年之后Elpida跟進(jìn)。之后所有的存儲(chǔ)器制造商, 以三星為首都對(duì)于存儲(chǔ)器生產(chǎn)線進(jìn)行升級(jí)改造, 導(dǎo)入銅工藝。因此影響了2009年銅淀積設(shè)備和材料的市場(chǎng)。公司認(rèn)為此種趨勢(shì)將影響半導(dǎo)體設(shè)備市場(chǎng)的各個(gè)方面一直到2011年。

　　顯然影響最大的是傳統(tǒng)的鋁互連淀積設(shè)備, 如高密度等離子體HDP CVD, 用作不摻雜(USG)和摻雜(PSG and FSG) 薄膜生長(zhǎng)設(shè)備的銷售額在2009年下降72%。

　　由于存儲(chǔ)器芯片制造中采用銅工藝集成, 與傳統(tǒng)的邏輯工藝不同. 而DRAM和閃存應(yīng)用于大量的存儲(chǔ)器應(yīng)用中, 其要求更高的長(zhǎng)寬比, 尺寸更小和對(duì)于導(dǎo)線的阻抗更會(huì)敏感。

　　銅的阻擋層金屬淀積推動(dòng)PVD設(shè)備市場(chǎng)的增長(zhǎng), 典型為Ta/TaN或者TiN的雙層結(jié)構(gòu)。隨著特征尺寸繼續(xù)縮小,要求更薄的阻擋層金屬層使大馬士革結(jié)構(gòu)中銅的用量擴(kuò)大, 來(lái)維持更低的有效電阻率, 所以銅互連工藝過(guò)渡是個(gè)挑戰(zhàn)。

　　Castellano補(bǔ)充由于向銅互連工藝過(guò)渡會(huì)大大影響CMP設(shè)備中的磨料(slurry) 和襯墊(pad) 市場(chǎng)。實(shí)際上由于銅互連工藝很快的推廣, 之后將趨穩(wěn)定, 這些消耗品會(huì)加入總的CMP等半導(dǎo)體設(shè)備市場(chǎng)中去。