Cadence宣布已助力一款20納米測(cè)試芯片成功流片

　　全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計(jì)系統(tǒng)公司(NASDAQ: CDNS)，日前宣布其已助力STMicroelectronics的一款20納米測(cè)試芯片成功流片，采用定制模擬與數(shù)字方法學(xué)，實(shí)現(xiàn)20納米高級(jí)工藝節(jié)點(diǎn)的混合信號(hào)SoC設(shè)計(jì)。兩家公司的工程師緊密合作開發(fā)技術(shù)，使用含有Cadence Encounter和Virtuoso平臺(tái)的方法進(jìn)行設(shè)計(jì)、實(shí)現(xiàn)與簽核，以及開發(fā)基礎(chǔ)IP和一個(gè)面向20納米工藝的基于SKILL的工藝設(shè)計(jì)包(PDK)。

　　這次20納米成功流片是業(yè)界的一個(gè)里程碑，Cadence作為一家領(lǐng)先企業(yè)為20納米工藝提供了端到端的混合信號(hào)設(shè)計(jì)流程。作為此次合作的一部分，STMicroelectronics已經(jīng)應(yīng)用了Cadence 20納米全流程、物理IP庫(kù)和相關(guān)PDK。

　　“在20納米節(jié)點(diǎn)，定制模擬IP創(chuàng)建與數(shù)字實(shí)現(xiàn)的互相依賴性非常高，最理想的方法學(xué)應(yīng)該涵蓋混合信號(hào)芯片設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)的定制模擬和數(shù)字方面，”Cadence硅實(shí)現(xiàn)部研發(fā)高級(jí)副總裁Chi-Ping Hsu博士說，“通過兩年來的合作，Cadence和STMicroelectronics成功采用了一種高效方法學(xué)與設(shè)計(jì)自動(dòng)化解決了設(shè)計(jì)復(fù)雜混合信號(hào)SoC的需求。”

　　ST將Cadence Virtuoso  Layout Suite應(yīng)用于包括基礎(chǔ)IP、PLL和視頻DAC的定制IP開發(fā)，對(duì)其自動(dòng)布局布線。為了確保結(jié)果的精確性，設(shè)計(jì)師使用一個(gè)20納米PDK實(shí)現(xiàn)高級(jí)功能，比如Modgens、約束和空間式布線(space-based routing)。Encounter 數(shù)字實(shí)現(xiàn)(EDI)系統(tǒng)提供了20納米物理實(shí)現(xiàn)功能進(jìn)行流片，解決布局、優(yōu)化和布線時(shí)的20納米工藝所需。

　　“我們致力于提供20納米的混合信號(hào)SoC設(shè)計(jì)功能，需要對(duì)模擬和數(shù)字設(shè)計(jì)方法學(xué)都有深入了解的合作伙伴，” STMicroelectronics技術(shù)研發(fā)部高級(jí)副總裁Philippe Magarshack說，“我們?cè)?0納米開發(fā)初期就選擇了Cadence，今天的里程碑證明了合作的成功。”