Cadence：Tempus時(shí)序簽收加速SoC設(shè)計(jì)

　　為簡(jiǎn)化和加速?gòu)?fù)雜IC的開(kāi)發(fā)，Cadence 設(shè)計(jì)系統(tǒng)公司不久前推出Tempus時(shí)序簽收解決方案。這是一款新的靜態(tài)時(shí)序分析與收斂工具，旨在幫助系統(tǒng)級(jí)芯片 (SoC) 開(kāi)發(fā)者加速時(shí)序收斂，將芯片設(shè)計(jì)快速轉(zhuǎn)化為可制造的產(chǎn)品。

　　目前，花費(fèi)在時(shí)序收斂與簽收上的時(shí)間接近整個(gè)設(shè)計(jì)實(shí)現(xiàn)流程時(shí)間的40%。Tempus的先進(jìn)功能能夠處理包含了數(shù)億單元實(shí)例的設(shè)計(jì)?？蛻?hù)初步使用結(jié)果顯示，Tempus能在數(shù)天時(shí)間內(nèi)即在一個(gè)設(shè)計(jì)上實(shí)現(xiàn)時(shí)序收斂，而傳統(tǒng)的流程在同一設(shè)計(jì)上可能要耗費(fèi)數(shù)周的時(shí)間。

　　時(shí)序收斂趨勢(shì)

　　Cadence芯片實(shí)現(xiàn)之簽收與驗(yàn)證部副總裁Anirudh Devgan稱(chēng)，時(shí)序簽收市場(chǎng)在過(guò)去的十年中一直止步不前。一些小公司曾嘗試著將一些創(chuàng)新產(chǎn)品推向這個(gè)市場(chǎng)，但是他們很快就被收購(gòu)或者陷入法律糾紛。因此，創(chuàng)新在很大程度上受到商業(yè)因素的阻礙。

　　另外，從技術(shù)角度，由于日益增大的設(shè)計(jì)尺寸和時(shí)序視圖，如今的挑戰(zhàn)主要體現(xiàn)在通過(guò)時(shí)序簽收收斂所花費(fèi)的時(shí)間，以及在較低的制程節(jié)點(diǎn)上模仿波形效果的能力。當(dāng)今的簽收時(shí)序收斂解決方案在其對(duì)時(shí)序優(yōu)化成功的可預(yù)測(cè)性上功虧一簣，主要是因?yàn)檫@些解決方案并沒(méi)有與版圖(layout)的物理特性整合在一起。在波形建模領(lǐng)域，延遲計(jì)算工具忽略了在較舊的節(jié)點(diǎn)上對(duì)波形形狀的影響，因?yàn)檫@些影響微乎其微。從28納米制程開(kāi)始，一直持續(xù)到16納米，這些影響對(duì)輸入波形的外觀產(chǎn)生非常大的作用，因此在延遲計(jì)算期間不能被忽略。　　

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　　Cadence意識(shí)到，隨著設(shè)計(jì)人員轉(zhuǎn)向更小的制程節(jié)點(diǎn)，如20納米和16納米FinFET，如今的解決方案已經(jīng)無(wú)法跟上復(fù)雜設(shè)計(jì)和制造的步伐。在過(guò)去的一年里，硅簽收和驗(yàn)證業(yè)務(wù)部已經(jīng)獲得采用臺(tái)積電20納米和16納米FinFET技術(shù)生產(chǎn)的產(chǎn)品簽收驗(yàn)證。此外，Cadence的工具已用于GlobalFoundries 14納米 FinFET 制程節(jié)點(diǎn)上的的流片芯片。此次Cadence發(fā)布了Tempus這一新的時(shí)序工具，能為時(shí)序分析性能和容量重新設(shè)定標(biāo)準(zhǔn)。

　　Tempus的新功能

　　Tempus在時(shí)序分析和簽收時(shí)序收斂方面比同類(lèi)解決方案快10倍。在這些更高性能的背后有很多關(guān)鍵技術(shù)，其中兩個(gè)最主要的技術(shù)就是可以在靜態(tài)時(shí)序分析時(shí)進(jìn)行大規(guī)模并行計(jì)算，以及在時(shí)序優(yōu)化期間掌握物理位置和路線的特點(diǎn)。

　　Tempus 時(shí)序簽收方案中的新功能有：

　　● 市場(chǎng)上第一款大型分布式并行時(shí)序分析引擎，它可以擴(kuò)展到使用多達(dá)數(shù)百個(gè)CPU。
　　● 并行架構(gòu)使得Tempus 時(shí)序簽收方案能分析含數(shù)億實(shí)例的設(shè)計(jì)，同時(shí)又不會(huì)降低準(zhǔn)確性。
　　● 新的基于路徑式分析引擎，利用多核處理，可以減少對(duì)時(shí)序分析結(jié)果的悲觀。
　　● 多模多角 (MMMC) 分析和考慮物理layout的時(shí)序收斂，采用多線程和分布式并行時(shí)序分析。

　　中國(guó)Fabless的SoC一般最多只有10個(gè)CPU核，而Cadence的新聞稿中提到“Tempus時(shí)序簽收解決方案可以擴(kuò)展到使用多達(dá)數(shù)百個(gè)CPU”，這是否適合中國(guó)市場(chǎng)?Cadence的回答是肯定的。并非所有CPU核都需要在物理上包含在相同的計(jì)算硬件里。Tempus可以在許多計(jì)算資源中分布時(shí)序分析問(wèn)題，其中每個(gè)計(jì)算資源可能有很多CPU。Tempus不僅能夠隨著CPU數(shù)量的增加而進(jìn)行擴(kuò)展，在基于路徑式分析的性能方面也取得了顯著的提升，可消除設(shè)計(jì)人員對(duì)設(shè)計(jì)大體上是否可通過(guò)簽收的顧慮。這就縮短了修復(fù)虛假時(shí)序違規(guī)的時(shí)間，還可最大限度地減少面積和功耗。這些益處并非只有大規(guī)模設(shè)計(jì)才能享有，它們適用于采用任何技術(shù)的所有設(shè)計(jì)。

　　Cadence原有的Encounter Timing System還在生產(chǎn)和銷(xiāo)售。Tempus的推出意味著性能和功能達(dá)到新的水平，最終會(huì)成為Cadence靜態(tài)時(shí)序分析的新標(biāo)準(zhǔn)。