Xilinx UltraScale?：為您未來架構而打造的新一代架構

　　Virtex^®UltraScale和Kintex^®UltraScale系列成員在第二代3D IC中的連接資源數量以及相關的硅片間帶寬都實現了階梯式增長。布線資源和硅片間帶寬的大幅增長確保了新一代應用能夠在實現其高器件利用率的前提下達到目標性能和時序收斂。

　　智能、快速處理的挑戰(zhàn)

　　對于任何高性能系統(tǒng)來說，無論目標是提高數據包吞吐量，還是增大DSP GMAC，亦或是增加屏幕的每秒顯示像素，所面臨的技術挑戰(zhàn)都是相同的，如圖6所示。　　

 

　　無論對于哪種應用，問題描述起來都很簡單，即大量數據以數十至數百GB的速度通過多個高速串行端口進入系統(tǒng)。應將這些高速數據路由到處理邏輯并進行實時處理，這一般要求采用較高的DSP或包處理速度來應對高數據速率。輸入數據和中間處理結果數據必須存儲在系統(tǒng)中或靠近處理元件的地方，或者存放在與系統(tǒng)臨近的大容量存儲器內。數據經過處理后，必須路由至高速輸出收發(fā)器進行發(fā)送。如圖6所示：

　　• 通過高速串行線路實現系統(tǒng)數據的輸入和輸出要求利用可靠的多Gb串行收發(fā)器實現很高的I/O帶寬。串行收發(fā)器必須可靠并具備非常低的誤碼率。
　　• 大量并行布局線路從多Gb串行收發(fā)器扇出至廣泛的功能處理模塊，這需要通過低時鐘歪斜的寬扇出能力才能實現。布置大量并行總線的難度比較大。
　　• 要對海量數據流進行處理，就要采用高吞吐量的邏輯模塊和DSP模塊，并要通過高帶寬存儲器接口實現非?？焖俚膬炔颗c外部存儲器訪問能力。這種處理需求對任何架構的數據與時鐘布線功能都來說都是一種嚴峻的考驗。

　　必須在一定的功耗范圍內滿足所有性能指標。系統(tǒng)必須在有限的功耗和冷卻限值內運行，如圖7概念圖所示?！　?/p>

 

　　UltraScale架構的組成部分針對新一代處理系統(tǒng)的眾多復雜要求進行了調整。

　　提供海量I/O和存儲器帶寬

　　UltraScale架構能在顯著增強高速SerDes收發(fā)器性能的同時大幅降低其功耗。VirtexUltraScale器件采用可支持5 Tbps以上串行系統(tǒng)帶寬的新一代SerDes(收發(fā)器)。

　　基于UltraScale架構的GTY和GTH串行收發(fā)器包含內部變速箱(gearbox)邏輯，用于將多Gb/s的串行數據線速率轉化成更寬的數據總線(幾百MHz)，以便與片上邏輯和存儲器速度相匹配。收發(fā)器的gearbox能消除在系統(tǒng)設計中因使用外部gearbox芯片而帶來的成本。與之類似的是，基于UltraScale架構的GTY串行收發(fā)器所采用的集成分數鎖相環(huán)(PLL)能夠將一個參考時鐘轉換成多個線路速率，因此無需再使用外部的電壓控制型晶體振蕩器(VCXO)。僅這一項功能就可以節(jié)省數十個分立器件，并為采用眾多不同線路速率高速串行端口的系統(tǒng)設計節(jié)省數百美元。

　　采用UltraScale架構的ASIC級串行收發(fā)器與早期器件中的收發(fā)器相比具備更高的靈活性，同時保留了賽靈思7系列ALL Programmable器件可靠的自適應均衡功能(自動增益控制、連續(xù)時間線性均衡、決策反饋均衡)。賽靈思的自適應均衡功能可以將誤碼率維持在無法檢測到的水平(例如小于10-17)，并允許基于UltraScale架構的收發(fā)器直接驅動數GHz的高速背板。

　　提供超高的外部與內部存儲器帶寬

　　UltraScale架構能支持多個適用于DDR3/4的SDRAM存儲控制器，并包含硬化的DDR物理層(PHY)片上模塊，從而將存儲器接口性能提升到了新高度。與早期器件相比，基于UltraScale架構的器件具備如下優(yōu)勢：

　　• 更多SDRAM控制器
　　• 更寬的SDRAM端口
　　• 更快的存儲器端口