JPEG2000中位平面編碼的存儲(chǔ)優(yōu)化方案設(shè)計(jì)

　　4.Verilog設(shè)計(jì)

　　本文建議的硬件架構(gòu)采用VERILOG[4]語(yǔ)言描述，主模塊是bpc.v，包括ram_block.v，addr_generator.v，fill_ram.v，pass_judge.v，coding_primitive.v和state_machine.v共6 個(gè)子模塊。編碼流程的實(shí)現(xiàn)通過(guò)主狀態(tài)機(jī)產(chǎn)生相應(yīng)的使能信號(hào)，激活當(dāng)前的模塊操作，當(dāng)操作完成后，由該模塊產(chǎn)生操作中止信號(hào)給主狀態(tài)機(jī)，從而使編碼流程進(jìn)入下一步驟。下面列出了部分用于模塊間握手的代碼，代碼中以省略號(hào)代表其它一些控制信號(hào)和其它一些狀態(tài)。

　　case (cstate)

　　。。。

　　gene_layer：begin

　　。。。gene_layer_en = 1;fill_ram_en = 0;pass_judge_en = 0; 。。。

　　if (gene_layer_fin) nstate = fill_ram;else nstate = gene_layer;end

　　fill_ram：begin

　　。。。gene_layer_en = 0;fill_ram_en = 1;pass_judge_en = 0; 。。。

　　if (fill_ram_fin) nstate = pass_judge;else nstate = fill_ram;end

　　。。。

　　endcase

　　5.實(shí)驗(yàn)結(jié)果

　　本設(shè)計(jì)采用modelsim工具進(jìn)行了功能仿真，使用quartus[6]工具進(jìn)行了邏輯綜合，得到的綜合結(jié)果如表3所示。

　　下面是使用jasper軟件和本硬件實(shí)現(xiàn)對(duì)幾幅標(biāo)準(zhǔn)圖像(大小512×512的灰度圖像)編碼的時(shí)間比較。

　　6.結(jié)論

　　本文通過(guò)對(duì)JPEG2000中的位平面編碼器的存儲(chǔ)方案進(jìn)行了分析，設(shè)計(jì)了一個(gè)高效的存儲(chǔ)結(jié)構(gòu)以及相應(yīng)的控制電路，設(shè)計(jì)采用verilog[4]語(yǔ)言描述，通過(guò)quartus[6]軟件邏輯綜合后，能夠在0.1s內(nèi)完成一幅512×512灰度圖像的編碼，編碼時(shí)間僅為jasper[3]軟件實(shí)現(xiàn)方案的30%左右。由于塊編碼器的特點(diǎn)，每個(gè)碼塊的編碼本身是獨(dú)立的，可以并行進(jìn)行，而且根據(jù)綜合結(jié)果，使用EP1C12Q240C8完全可以在一塊芯片內(nèi)集成多個(gè)位平面編碼器的IP核，每個(gè)塊編碼器核可以并行執(zhí)行，因此，可以進(jìn)一步提高編碼器的速度，從而使實(shí)時(shí)處理圖像成為可能。另外，還可以將設(shè)計(jì)定制為ASIC，將最終產(chǎn)品應(yīng)用到數(shù)碼相機(jī)、圖像監(jiān)控中，其市場(chǎng)前景是十分廣闊的。