基于DSP TMS320F2812的智能接口板設(shè)計(jì)
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表1 地址分配表
雙端口RAM芯片有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，因而可使兩個處理器分時獨(dú)立訪問其內(nèi)部RAM資源。由于兩個CPU同時訪問時的仲裁邏輯電路全部集成在雙端口RAM內(nèi)部，因而需要實(shí)際設(shè)計(jì)的電路比較簡單。雙端口RAM內(nèi)一般都有一個總線搶占優(yōu)先級比較器，只要雙CPU不同時訪問同一存儲單元，那么較先送出地址的CPU將擁有該單元的本次訪問優(yōu)先權(quán)，而另一個CPU的地址與讀寫信號將被屏蔽掉，同時通過“busy”引腳告知該CPU以使之根據(jù)需要對該單元重新訪問或撤銷訪問。雙端口RAM的優(yōu)點(diǎn)是通訊速度快、實(shí)時性強(qiáng)、接口比較簡單、兩邊CPU都可主動進(jìn)行數(shù)據(jù)傳輸；缺點(diǎn)是成本高，需要克服競爭現(xiàn)象。
共享存儲器選用雙口內(nèi)存IDT7027,存儲容量為32K×16bit。共享存儲器具有兩組獨(dú)立的地址、控制、I/O引腳，允許從任一組引腳發(fā)出的信號對內(nèi)存中的任何位置進(jìn)行讀或?qū)懙漠惒皆L問。雙口內(nèi)存IDT7027具有防止雙口競爭的功能，該功能可以免去為避免雙口競爭增加的硬件邏輯，通過使用芯片上的信號量可以獲得芯片的控制權(quán)，只有獲權(quán)的一組引腳上的信號才能訪問內(nèi)存，另外通過信號量的使用還可以將雙口內(nèi)存劃分為大小不同的區(qū)。
在此模塊設(shè)計(jì)中，雙口存儲器一邊由DSP處理器控制，另一邊由PCI總線進(jìn)行控制，而芯片本身自帶的BUSY通過邏輯設(shè)計(jì)接READY來實(shí)現(xiàn)雙口存儲器產(chǎn)生競爭時的應(yīng)答。
雙口存儲器讀操作訪問
雙口存儲器的讀操作時序如圖3所示，/CE為讀寫數(shù)據(jù)操作的片選信號，低電平有效；/OE為輸出控制信號，由系統(tǒng)讀信號控制，低電平有效；/UB、/LB是高/低字節(jié)有效控制信號，低電平有效，設(shè)計(jì)中將這兩信號下拉；R/*W信號在讀操作中保持高電平。
雙口存儲器寫操作訪問
雙口存儲器的寫操作時序如圖4
所示，/CE為寫數(shù)據(jù)操作的片選信號，低電平有效；/UB、/LB是高/低字節(jié)有效控制信號，低電平有效，設(shè)計(jì)中將這兩信號下拉；R/*W為輸入控制信號，由系統(tǒng)寫信號控制，低電平有效。
雙口存儲器BUSY信號使用及時序
A/B通道對雙口存儲器的某一個單元同時進(jìn)行訪問時會出現(xiàn)競爭冒險，要避免這種情況的出現(xiàn)必須對訪問信號判斷優(yōu)先級，IDT7025雙口存儲器通過自身硬件的BUSY信號引腳告知該CPU以使之根據(jù)需要對該單元重新訪問或撤消訪問，其操作時序如圖5所示，BUSY信號低電平有效，R/W為讀寫信號。
圖3 讀操作及時序
圖4 寫操作及時序
圖5 讀寫操作時序
時鐘和復(fù)位電路
時鐘電路
F2812處理器上有基于PLL的時鐘模塊，為器件及各種外設(shè)提供時鐘信號。鎖相環(huán)有4位倍頻設(shè)置位，可以為處理器提供各種頻率的時鐘。時鐘模塊提供兩種操作模式，如圖6所示。
內(nèi)部振蕩器：如果使用內(nèi)部振蕩器，則必須在X1/XCLKIN和X2引腳之間連接一個石英晶體；
外部時鐘：如果使用外部時鐘，可以把時鐘信號直接接到X1/XCLKIN引腳上，X2懸空。
外部XPLLDIS引腳用來選擇系統(tǒng)時鐘源。當(dāng)XPLLDIS為低電平時，系統(tǒng)直接采用外部時鐘作為系統(tǒng)時鐘；當(dāng)XPLLDIS為高電平時，外部時鐘經(jīng)過PLL倍頻后，為系統(tǒng)提供時鐘。系統(tǒng)通過鎖相環(huán)控制寄存器來選擇鎖相環(huán)的工作模式和倍頻系數(shù)，如表2所示。
表2 鎖相環(huán)控制寄存器位定義
該接口板采用30M石英晶體提供時鐘，XPLLDIS引腳上拉使能PLL模塊，倍頻選擇最大的XCLKIN×5＝150MHz。
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