FPGA Editor應(yīng)用技巧

工程師在設(shè)計(jì)過(guò)程中，經(jīng)常需要一定的創(chuàng)造力（你不妨稱之為數(shù)字管道膠帶）才能夠保證設(shè)計(jì)的順利完成。過(guò)去8年時(shí)間里，我曾經(jīng)目睹許多優(yōu)秀工程師利用這一方法出色地完成了許多工作，而他們采用的最主要工具就是FPGA Editor。

利用FPGA Editor，你可以察看完成的設(shè)計(jì)并確定是否在FPGA構(gòu)造一級(jí)真正實(shí)現(xiàn)了設(shè)計(jì)意圖 – 而這對(duì)于任何工程師或現(xiàn)場(chǎng)應(yīng)用工程師來(lái)說(shuō)都是非常需要的。假設(shè)你拿到協(xié)作者的設(shè)計(jì)，需要對(duì)其進(jìn)行修改，但他們的HDL源代碼非常難于理解，或者根本沒(méi)有任何注釋或文檔。也許你只是想將某些時(shí)鐘邏輯鎖定，但卻不知道實(shí)例的名稱或者如何將其鎖在所希望的位置。下面討論的一些用來(lái)探查FPGA構(gòu)造以及創(chuàng)建命令行補(bǔ)丁的技巧可以幫助設(shè)計(jì)人員滿足不斷迫近的任務(wù)期限要求。

FPGA構(gòu)造勘察技巧

當(dāng)賽靈思發(fā)布針對(duì)新FPGA器件的工具時(shí)，通常我做的第一件事就是打開(kāi)FPGA Editor來(lái)勘FPGA器件的內(nèi)部構(gòu)造。具體做法是找到Xilinx → ISE →Accessories菜單并點(diǎn)擊FPGA Editor圖標(biāo)，或者在命令行鍵入fpga_editor。圖形用戶界面打開(kāi)后，在File菜單下選擇New。FPGA Editor會(huì)詢問(wèn)設(shè)計(jì)文件名稱和物理約束文件。此時(shí)還沒(méi)有任何設(shè)計(jì)文件，因此隨便鍵入一個(gè)設(shè)計(jì)文件名（例如，test.ncd），并選擇希望察看的器件類型。FPGA Editor將會(huì)使用同樣的名字作為物理約束文件的名稱，并加載一個(gè)空白設(shè)計(jì)。

另一種方法是編譯隨軟件提供的某個(gè)ISE®工具套件設(shè)計(jì)例子，并將其加載到FPGA Editor中來(lái)察看FPGA構(gòu)造。加載一個(gè)設(shè)計(jì)實(shí)例可以顯示更多細(xì)節(jié)，并且更容易定位感興趣的項(xiàng)目。

在FPGA Editor中瀏覽只需要記住兩件事：

1、如何利用CTRL / Shift快捷鍵進(jìn)行放大縮小。
2、如果利用F11鍵放大選定的項(xiàng)目。

不使用GUI按鈕快速縮放的方法是，按住Ctrl 和 Shift鍵，然后分別利用鼠標(biāo)左鍵和右鍵進(jìn)入放大和縮小。要想快速找到任何項(xiàng)目，在GUI右上角的列表窗口（List window）中選擇該項(xiàng)目即可。一旦定位了想找的項(xiàng)目，按F11鍵。陣列窗口（Array window）就會(huì)放大顯示該項(xiàng)目。

FPGA Editor有四個(gè)主要窗口：列表（List）、全局（World）、陣列（Array）和塊（Block）。List窗口顯示設(shè)計(jì)中所有活動(dòng)的項(xiàng)目。通過(guò)此窗口頂部的下拉菜單可選擇其內(nèi)容 – 列表內(nèi)容包括已經(jīng)布局或還未使用的部件、網(wǎng)絡(luò)或未布線的網(wǎng)絡(luò)等等。

全局視圖窗口（World Windows）始終顯示完整FPGA硅片視圖，這在試圖確定某個(gè)網(wǎng)絡(luò)的布線情況時(shí)非常有用。同時(shí)，陣列窗口（Array window）則是FPGA構(gòu)造和邏輯的動(dòng)態(tài)視圖。如果雙擊Array視圖中的任何項(xiàng)目，會(huì)顯示Block視圖，給出所選擇項(xiàng)目或邏輯單元的詳細(xì)情況。

利用FPGA Editor，你可以察看物理實(shí)施后的設(shè)計(jì)并確定是否在FPGA構(gòu)造一級(jí)真正實(shí)現(xiàn)了設(shè)計(jì)意圖 – 而這對(duì)于任何工程師或現(xiàn)場(chǎng)應(yīng)用工程師來(lái)說(shuō)都是非常需要的。

為方便瀏覽或?qū)υO(shè)計(jì)進(jìn)行編輯，這些窗口可以復(fù)制。許多情況下，打開(kāi)第二個(gè)Array窗口會(huì)比較方便同時(shí)在設(shè)計(jì)的兩個(gè)不同部分工作。例如，假設(shè)需要在全局時(shí)鐘緩沖器和芯片底部的觸發(fā)器之間增加一條布線。如果在一個(gè)Array窗口中顯示全局時(shí)鐘緩沖器的輸出，另一個(gè)Array窗口則顯示觸發(fā)器時(shí)鐘輸入，那么會(huì)做起來(lái)會(huì)更方便。不然的話就必須來(lái)回縮放來(lái)定位布線的兩端，顯然這很繁瑣。

在FPGA Editor GUI的右側(cè)是一組由20個(gè)功能按鈕組成的工具條，用于設(shè)計(jì)察看和編輯。通過(guò)編輯$XILINX/data目錄下的fpga_editor.ini文件可以增加更多功能按鈕。當(dāng)察看設(shè)計(jì)時(shí)，應(yīng)當(dāng)隨時(shí)使用INFO按鈕。該功能會(huì)將所選擇項(xiàng)目的所有信息轉(zhuǎn)錄到控制臺(tái)（Console）窗口。這一功能非常方便，你可以在控制臺(tái)窗口中標(biāo)注數(shù)據(jù)并將其拷貝到其它地方使用，例如編寫(xiě)UCF約束。一旦了解了最基本的概念和操作，就可以開(kāi)始察看FPGA構(gòu)造。通常我都從時(shí)鐘邏輯開(kāi)始。這包括數(shù)字時(shí)鐘管理器（DCM）、鎖相環(huán)（PLL）、全局時(shí)鐘緩沖器（BUFG）、區(qū)域時(shí)鐘緩沖器（BUFR）、I/O緩沖器（BUFIO）以及不同的時(shí)鐘區(qū)域。（要想按字母列出項(xiàng)目表，可以到LIST窗口點(diǎn)擊 Type來(lái)排序。）點(diǎn)擊一個(gè)DCM并按F11。ARRAY窗口會(huì)定位到選擇的DCM并放大顯示它。繼續(xù)點(diǎn)擊DCM并觀察GUI底部的Console窗口，其中會(huì)顯示與下面類似的內(nèi)容：

comp “DCM_BASE_inst_star”, site “DCM_ADV_X0Y9”, type = DCM_ADV
(RPM grid X73Y202)

這是有用的數(shù)據(jù)。 拷貝并粘貼上述內(nèi)容到UCF文件中，并作如下更改以鎖定這一DCM邏輯：

INST “DCM_BASE_inst_star”
LOC=DCM_ADV_X0Y9;

利用這一方法，幾乎可以鎖定FPGA中的任何項(xiàng)目。 下面是BUFG鎖定的另一個(gè)例子：

comp “BUFG_inst_star”, site “BUFGCTRL_X0Y20”, type = BUFG (RPM grid X73Y124)
INST “BUFG_inst_star”
LOC=BUFGCTRL_X0Y20;

再次回到List窗口并標(biāo)注同一DCM。雙擊之后將會(huì)在Block視圖中顯示該DCM以及所有設(shè)置和參數(shù)。這是一項(xiàng)非常強(qiáng)大的功能，可用于FPGA構(gòu)造中的任何邏輯項(xiàng)目。如果選擇一個(gè)邏輯片并雙擊它，就可以看到邏輯片是如何布線連接的，以及是否使用了進(jìn)位鏈或本地觸發(fā)器。

Block視圖的按鈕條包含許多其它選項(xiàng)。值得一提的是 F= button按鈕，其功能是顯示邏輯片中使用的項(xiàng)目的完整配置。例如，如果使用了一個(gè)LUT6和一個(gè)觸發(fā)器，按下F= 按鈕將會(huì)給出LUT的布爾議程以及觸發(fā)器的配置模式。

閱讀賽靈思用戶指南是一回事，而從計(jì)算機(jī)屏幕上展開(kāi)的視圖上探察所有邏輯、開(kāi)關(guān)和參數(shù)則是另一回事。一旦熟悉了FPGA構(gòu)造及所有資源，那么在編寫(xiě)和驗(yàn)證設(shè)計(jì)時(shí)獲得的幫助將會(huì)令人感到驚奇。在設(shè)計(jì)流程中記錄
生成補(bǔ)丁腳本

當(dāng)用戶在GUI環(huán)境中編輯設(shè)計(jì)時(shí)，F(xiàn)PGA Editor能夠記錄用戶動(dòng)作。用戶不僅可以保存記錄動(dòng)作流程，還可在以后重新使用記錄的腳本并加以重復(fù)。當(dāng)無(wú)法更改RTL，但又需要在設(shè)計(jì)過(guò)程中對(duì)設(shè)計(jì)進(jìn)行修改時(shí)，這一功能特別有用。假設(shè)設(shè)計(jì)采用了第三方IP或賽靈思加密IP，其中包括一個(gè)全局時(shí)鐘和一個(gè)DCM來(lái)生成稱為 interface_clk的時(shí)鐘。然后再假設(shè)接口所連接的ASIC出現(xiàn)問(wèn)題，無(wú)法在預(yù)定的interface_clk的上升沿接收數(shù)據(jù)。如何修正這一問(wèn)題？