基于DSP的1553B總線系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

摘要：在研究1553B總線協(xié)議特點(diǎn)的基礎(chǔ)上，提出了一種基于DSP的1553B總線接口設(shè)計(jì)方案．詳細(xì)描述了硬件電路的實(shí)現(xiàn)及軟件驅(qū)動(dòng)程序的編寫。在電路中采用DSPTMS320F2812為核心處理單元。BU-64843為1553B協(xié)議執(zhí)行元件，采用FPGA實(shí)現(xiàn)地址譯碼和邏輯控制功能。為了保證1553B總線消息處理的實(shí)時(shí)性，直接由下位機(jī)DSP控制1553B協(xié)議芯片，負(fù)責(zé)消息的讀取、處理、寫入和1553B協(xié)議芯片的初始化，通過對BU-64843寄存器的配置，使系統(tǒng)工作在BC／RT／MT模式。通信協(xié)議處理模塊嚴(yán)格按照通信協(xié)議收發(fā)周期性消息，時(shí)間誤差精度小于1μs。
關(guān)鍵詞：1553B；總線接口；DSP；FPGA；TMS320F2812

航空電子綜合化是一種在苛刻的空間限制條件下，對密集型的航空電子子系統(tǒng)集合進(jìn)行信息綜合和功能綜合的技術(shù)。以MIL-STD-1553B為代表的子系統(tǒng)聯(lián)網(wǎng)接口標(biāo)準(zhǔn)構(gòu)成了目前航空電子綜合系統(tǒng)中信息交換的主干道。1553B總線接口電路是實(shí)現(xiàn)航空電子綜合化系統(tǒng)的關(guān)鍵部件，其作用是在1553B總線與現(xiàn)有的其他總線技術(shù)之間搭建一座橋梁，使得不同制式的信息流能夠?qū)崟r(shí)、準(zhǔn)確地進(jìn)行相互轉(zhuǎn)換。在1553B總線接口的研制過程中，復(fù)雜而苛刻的環(huán)境對中央處理器的實(shí)時(shí)性與可靠性提出了很高的要求，而DSP芯片以其優(yōu)良的高速性能為中央處理器的選擇提供了一個(gè)較為理想的解決方案。
隨著MIL-STD-1553B總線協(xié)議標(biāo)準(zhǔn)的頒布。許多公司開發(fā)了總線與CPU之間的硬件接口芯片。在實(shí)際的1553B總線工程中使用最為廣泛的是DDC公司生產(chǎn)的接口芯片。這些芯片完全實(shí)現(xiàn)了1553B總線的電氣特性協(xié)議，而且與CPU或存儲(chǔ)器連接非常簡單。本文探討基于TMS320F2812(以下簡稱F2812)和DDC公司的BU-64843協(xié)議芯片的1553B總線接口的硬件設(shè)計(jì)和軟件驅(qū)動(dòng)編寫要點(diǎn)。

1 1553B總線
1553B總線是一種時(shí)分制指令／響應(yīng)式多路傳輸數(shù)據(jù)總線，具有很高的可靠性和良好的實(shí)時(shí)性。1553B總線由4種基本硬件組成：傳輸介質(zhì)、總線控制器(BC)、遠(yuǎn)程終端(RT)、總線監(jiān)視器(MT)。
1553B總線采用異步、半雙工方式傳輸，傳輸速率1 MB／s。1553B總線傳輸協(xié)議規(guī)定的傳輸過程為：BC向某一終端發(fā)送一個(gè)接收／發(fā)送指令，RT在規(guī)定的響應(yīng)時(shí)間內(nèi)發(fā)回一個(gè)狀態(tài)字并執(zhí)行消息的接收／發(fā)送。在操作過程中BC始終掌握總線的控制權(quán)，總線上任何時(shí)候只有一個(gè)BC，但可以最多掛31個(gè)RT或MT。在總線的數(shù)據(jù)傳輸過程中，MT按要求監(jiān)視總線上的數(shù)據(jù)，并將這些數(shù)據(jù)輸出或者存盤以便實(shí)時(shí)地監(jiān)測這些數(shù)據(jù)的傳輸狀態(tài)或便于后續(xù)分析。1553B采用雙冗余總線，有2個(gè)傳輸通道，保證了良好的容錯(cuò)性和故障隔離。如果當(dāng)前總線的數(shù)據(jù)傳輸出現(xiàn)錯(cuò)誤或故障，數(shù)據(jù)可以自動(dòng)從冗余總線上傳輸。1553B總線的傳輸介質(zhì)為屏蔽雙絞線。其總線結(jié)構(gòu)簡圖如圖l所示。

2 系統(tǒng)設(shè)計(jì)方案
該系統(tǒng)以F2812為控制核心，與外圍輔助電路構(gòu)成微計(jì)算機(jī)系統(tǒng)；由BU-64843協(xié)議芯片完成1553B總線的功能。BU-64843提供了豐富的資源。為軟件的設(shè)計(jì)提供了極大的靈活性和可靠性；控制和譯碼信號利用FPGA實(shí)現(xiàn)，F(xiàn)PGA器件電路連接簡單，使用方便，使用功能強(qiáng)大的VerilogHDL語言編程，可提高系統(tǒng)的維護(hù)性和擴(kuò)展性。
F2812負(fù)責(zé)消息的讀取、處理、寫入和BU-64843協(xié)議芯片的初始化。通過對BU-64843的相關(guān)寄存器進(jìn)行相應(yīng)的配置，就可以使本接口卡工作在BC模式、RT模式或MT模式。接口卡在BC模式下實(shí)現(xiàn)1553B總線消息的接收，BU-64843協(xié)議芯片每接收完一個(gè)消息，就向F2812發(fā)送一次中斷申請，由F2812響應(yīng)中斷并從相應(yīng)的RAM區(qū)讀取接收到的消息進(jìn)行相應(yīng)處理，F(xiàn)2812同時(shí)完成與上位機(jī)的通訊，并把接收到的數(shù)據(jù)發(fā)送出去。與上位機(jī)的通訊是利用F2812的串行通信接口(SCI)，本系統(tǒng)采用MAX485實(shí)現(xiàn)的。