利用AMSVF進(jìn)行混合信號SoC的全芯片驗證

　　
　　近年來，消費(fèi)電子和個人計算市場的發(fā)展增加了對于更強(qiáng)大且高度集成的芯片產(chǎn)品的需求。低成本、低功耗、復(fù)雜功能和縮短上市時間的需要，讓越來越多的IC設(shè)計采用了SoC技術(shù)。
　　
　　在這些SoC電路中，由于包含了數(shù)據(jù)轉(zhuǎn)換器、功率管理及其它模擬電路，混合信號設(shè)計不可避免并且越來越多。在混合信號SoC設(shè)計中，為了避免芯片重制，確保一次性流片成功，全芯片混合信號驗證成為關(guān)鍵一環(huán)。傳統(tǒng)上，在復(fù)雜的混合信號SoC設(shè)計中，不同團(tuán)隊分別獨(dú)立驗證數(shù)字和模擬組件，并不進(jìn)行全芯片綜合驗證，其主要原因是沒有足夠強(qiáng)大的EDA工具能夠完成這個重要任務(wù)。如果所有的集成和接口問題僅僅是在測試平臺中進(jìn)行解決，那么就很難保證混合信號的正確連接和時序匹配。隨著高速SPICE模擬工具的出現(xiàn)，設(shè)計師可以在晶體管級執(zhí)行整個芯片系統(tǒng)的驗證，這是一種較為有效的驗證方法。該方法具有很高的精確性，并能夠進(jìn)行全面的功能分析，但是，此類驗證只能在設(shè)計周期的最后階段進(jìn)行，那時所有的單元和定制元件都已經(jīng)設(shè)計完成。此外，這種方法的模擬速度有時非常緩慢，必須動用大量的硬件資源。對于包含微處理器、ROM、RAM、PLL等的復(fù)雜系統(tǒng)，由于其元件數(shù)量實(shí)在過于龐大，高速SPICE模擬器幾乎不可能執(zhí)行全芯片晶體管級模擬。
　　
　　然而，驗證方法學(xué)應(yīng)該貫穿于整個設(shè)計階段，而不能僅局限于最終的驗證階段。同時，為了實(shí)現(xiàn)混合信號SoC驗證在精確性和速度之間的完美平衡，設(shè)計師可能想要保持某些重要的模擬模塊(如ADC、PLL)作為SPICE網(wǎng)表，而其它部分為Verilog行為級模塊。這時，設(shè)計師可以選擇使用晶體管級電路去替代特定的行為模塊，并及時高效地繼續(xù)設(shè)計驗證過程。
　　
　　為了實(shí)現(xiàn)精確而快速的全芯片驗證，全新的模擬解決方案應(yīng)運(yùn)而生。
　　
　　AMS Designer與AMSVF
　　
　　作為新一代的模擬器，AMS Designer基于Virtuoso Spectre和Ultrasim Simulator以及Incisive Unified Simulator引擎的可靠技術(shù)，是一種單一核心(Single Kernel)的混合信號模擬器。它提供了兩種模擬求解器——Spectre和Ultrasim，并支持幾乎所有的語言和SPICE網(wǎng)表規(guī)格。Ultrasim求解器性能較高，有著堪比SPICE的精確性，并且容量幾乎無限，因此較適合大型全芯片設(shè)計。
　　
　　雖然AMS Designer為DFII流程提供了友好的圖形用戶界面，然而對于混合信號驗證，多數(shù)設(shè)計師更需要該應(yīng)用在命令行模式下執(zhí)行全芯片驗證。其原因不僅是因為命令行模式提供了強(qiáng)大而方便的批量運(yùn)行功能，還因為設(shè)計本身是基于沒有原理圖的文本文檔，或沒有GUI環(huán)境。對于這種應(yīng)用方式，AMSVF(AMS驗證流程)更加適合。

　　AMSVF的應(yīng)用模式

　　繼承了NC-Verilog，AMSVF的使用支持ncverilog單步模式，它主要面向Verilog-XL用戶；而3步模式會調(diào)用ncvlog剖析輸入文件，調(diào)用ncelab構(gòu)建電路結(jié)構(gòu)，然后調(diào)用ncsim模擬器模擬電路。

　　目前，AMSVF可以為數(shù)字測試平臺提供支持，其應(yīng)用模式如圖1所示。

圖1 AMSVF的應(yīng)用模式

　　Verilog/VHDL頂層也可以例示SPICE subckt，對于VHDL測試平臺來說，需要提供Verilog wrapper。另外，頂層可以調(diào)用其它Verilog/VHDL模塊。這種應(yīng)用模式被命名為“Verilog on top”。中層SPICE subckt也可以例示最底層的Verilog/VHDL模塊，這種應(yīng)用模式被命名為“Sandwich”或“SPICE in middle”。另外，在一些復(fù)雜設(shè)計中，AMSVF還支持多個“Sandwich”應(yīng)用模式，如“Verilog - SPICE - Verilog - SPICE - Verilog”。

　　這兩種應(yīng)用模式對于用戶的全芯片驗證應(yīng)用是非常方便的。對于一個純粹的數(shù)字系統(tǒng)設(shè)計，為了獲得精確的結(jié)果，用戶可以用SPICE網(wǎng)表替代一些Verilog模塊，甚至使用寄生參數(shù)以獲得更為精確的模擬結(jié)果。由于物理元件太多，模擬速度可能會變慢，這時，用戶可以在SPICE網(wǎng)表中對基本門電路使用Verilog/VHDL行為級模塊。那么，“Sandwich”應(yīng)用模式就得以實(shí)現(xiàn)。這意味著用戶可以自由而簡單地切換應(yīng)用模式。 Script type=text/javascript>function ImgZoom(Id)//重新設(shè)置圖片大小 防止撐破表格 { var w = $(Id).width; var m = 650; if(w m){return;} else{ var h = $(Id).height; $(Id).height = parseInt(h*m/w); $(Id).width = m; } } window.onload = function() { var Imgs = $(content).getElementsByTagName(img); var i=0; for(;i