基于LVDS接口的PC M解碼板設(shè)計
數(shù)字量變換器是一種多路數(shù)據(jù)采集設(shè)備,主要采集各傳感器的輸出信號(及其他需經(jīng)遙測系統(tǒng)傳送的信號),將各路信號按一定體制組合起來并加上幀同步碼形成一定格式的PCM數(shù)據(jù),互不干擾地通過同一個信道傳送出去。
PCM解碼板是為數(shù)字量變換器設(shè)計的接收端,把組合信號解調(diào)出來,恢復(fù)各路原始信息,加以記錄、處理和顯示,用于數(shù)字量變換器的單機(jī)調(diào)試和單元測試。限于測試臺空間的嚴(yán)格要求以及測試系統(tǒng)的微型化、高速數(shù)據(jù)傳輸、低功耗原則,PCM解碼板采用了基于低壓差分信號LVDS的串行通信技術(shù)增強(qiáng)了抗噪聲、抗干擾能力,并以時鐘和數(shù)據(jù)恢復(fù)技術(shù)解決了限制數(shù)據(jù)傳輸速率的信號時鐘參差問題,大大提高了數(shù)據(jù)傳輸?shù)臄?shù)據(jù)率。選用了FPGA作為PCM解碼板控制核心,將各功能模塊由FPGA統(tǒng)一協(xié)調(diào)完成,從而簡化了設(shè)計的復(fù)雜程度,縮短了試驗(yàn)和開發(fā)周期。
1 模塊硬件結(jié)構(gòu)
PCM解碼板硬件結(jié)構(gòu),如圖1所示。
PCM解碼板接收到上位機(jī)上傳PCM數(shù)據(jù)命令后,輸出幀同步信號給數(shù)字量變換器,并接收數(shù)字量變換器輸出的PCM串行數(shù)據(jù),在碼同步信號的配合下,將PCM串行數(shù)據(jù)經(jīng)FPGA串并轉(zhuǎn)換后寫入FPGA中的發(fā)送FIFO(First In First Outmemory先進(jìn)先出存儲器)中。LVDS總線物理層將FPGA中的FIFO內(nèi)數(shù)據(jù)包的數(shù)據(jù)和時鐘信號編碼為20位串行數(shù)據(jù)上傳。串行數(shù)據(jù)傳輸示意圖,如圖2所示,TCLK為發(fā)數(shù)時鐘,RCLK為解串時鐘。
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