一種數(shù)字射頻存儲器的設(shè)計

引 言
現(xiàn)代電子戰(zhàn)孕育了DRFM的誕生，數(shù)字射頻存儲器是一種對射頻信號采樣、存儲、運算然后轉(zhuǎn)發(fā)的電子部件。DRFM對樣本信息保存下來后，根據(jù)需要加入調(diào)制信息；再通過高速DAC轉(zhuǎn)發(fā)出去，實現(xiàn)對目標(biāo)的有效干擾。隨著大規(guī)模集成電路、微波集成電路的高速發(fā)展，數(shù)據(jù)采集和波形產(chǎn)生的工作帶寬已越來越寬，信號處理的速度也越來越快，這些都使得DRFM的成本大幅降低，而處理能力大大提高，從而得到了更為廣泛的應(yīng)用。

1 基本原理
接收系統(tǒng)將天線下來的射頻信號經(jīng)過放大、濾波、下變頻為中頻信號，高速數(shù)據(jù)采集在基帶或中頻完成模擬信號的數(shù)字量化，數(shù)據(jù)采集的采樣率決定著DRFM的接收帶寬。數(shù)字樣本信號被存儲在存儲器中，在需要時可隨時讀取出來并加適當(dāng)?shù)奶幚?，然后由高速?shù)／模轉(zhuǎn)換器轉(zhuǎn)換為模擬信號，再經(jīng)激勵上變頻變頻到所需頻段，釋放有效干擾，其基本組成框圖如圖1所示。

2 硬件設(shè)計
考慮到所需設(shè)計的DRFM帶寬寬，存儲容量大，信號處理運算量大，整個DRFM分為高速數(shù)據(jù)采集、信號處理單元、干擾波形(高速D／A)3部分，且來分開設(shè)計。數(shù)據(jù)采集和信號處理單元的數(shù)據(jù)傳輸采用光纖傳輸方式，信號處理單元和干擾波形之間的通信采用TS101的LINK口傳輸方式。
2．1 高速數(shù)據(jù)采集的設(shè)計
高速數(shù)據(jù)采集完成對正交的基帶I，Q基帶信號進行模／數(shù)轉(zhuǎn)換、存儲，再以光纖傳輸方式將樣本信息送給后續(xù)信號處理單元。模／數(shù)轉(zhuǎn)換芯片是數(shù)據(jù)采集的核心器件，這里采用Atmel公司的ADC芯片AT84AD001，其為采樣率1 GHz、分辨率為8 b的雙路ADC，輸入電平峰峰值500 mV，16路LVDS電平輸出和FPGA接口。FPGA采用Altera公司的EP2S90F1020。它集成了數(shù)百對差分管腳和大量的普通I，Q腳，方便與ADC和片外SRAM接口。其片內(nèi)豐富的PLL資源使得時鐘的產(chǎn)生變得更加容易。片外大容量的片外存儲器(GS864436)保證了樣本的海量存儲。GS864436是總線速度高達200 MHz的SRAM，每片容量為2 M×32 b。由于ADC的采樣率為1 GHz，就單路I來降數(shù)據(jù)率為1 GHz×8 b，如此高的數(shù)據(jù)率顯然難以直接和SRAM接口。數(shù)據(jù)將在FPGA被降速為125 MHz ×64 b后再送到SRAM中。因此實際應(yīng)用中2片存儲器拼接為64 b后用來存儲I路數(shù)據(jù)，2片存儲Q路數(shù)據(jù)。和信號處理單元接口的光纖采用Agilent公司的2．5Gb／s光模塊。該光模塊為雙向光纖，一個通道發(fā)送數(shù)據(jù)，一個通道接收。其原理框圖如圖2所示。