基于L64724的衛(wèi)星解碼機頂盒設(shè)計

數(shù)字壓縮技術(shù)的發(fā)展，為衛(wèi)星數(shù)字視頻廣播提供了有力的技術(shù)支持。目前雖然尚未形成全球公認的標準，但歐洲D(zhuǎn)VB-S的提出，無疑是一種可資參考的方案。L64724正是基于這一標準由LSI公司推出的一種性能較全面的數(shù)字視頻衛(wèi)星解碼芯片。

對系統(tǒng)設(shè)計者來講，L64724能以最低的成本實現(xiàn)最大集成度和靈活性，而且在使用時外接元件最少。

2 性能特點

L64724具有以下特性：

    ●可支持DVB和DSS系統(tǒng)；

    ●BPSK/QPSK速率可達45兆波特；

    ●內(nèi)有滾降系數(shù)為20%和35%的平方根升余弦匹配濾波器；

    ●具有可工作在1～45兆波特之間的反失真濾器，無須切換至外接SAM或低通濾波器；

    ●可在片進行數(shù)字時鐘同步和數(shù)字載波同步；

    ●能通過芯片上的微控制器自動獲取解調(diào)模式和調(diào)諧控制；

    ●可用集成鎖相環(huán)保證時鐘同步；

    ●具有快速信道切換模式；

    ●內(nèi)含自動增益控制電源；

    ●內(nèi)含可編程維特比譯碼模塊，包括1/2，2/3，3/4，5/6，6/7，7/8等各種速率，并能實現(xiàn)自動同步；

    ●內(nèi)含（204/188），（146/130）RS譯碼器；

    ●可編程實現(xiàn)解交織、RS譯碼和解擾的同步；

    ●對信道性能檢測可自動監(jiān)控；

    ●卷積解交織的深度為12；

    ●其串行主機接口與LSI邏輯串行控制總線接口兼容；

    ●具有降壓模式。

3 L64724的內(nèi)部結(jié)構(gòu)和引腳說明

3.1 內(nèi)部結(jié)構(gòu)

圖1所示是L64724的內(nèi)部功能圖，它主要包含兩個模塊：BPSK/QPSK解調(diào)器和FEC譯碼器。圖1中，數(shù)據(jù)和地址總線以上的部分為BPSK/QPSK解調(diào)器，以下為FEC譯碼器。

BPSK/QPSK解調(diào)器是從相位解調(diào)制的模擬信號中抽取數(shù)字信號。

FEC譯碼模塊是一個完整的采用維特比內(nèi)碼和RS外碼的前向糾錯譯碼器。該譯碼器包含了所有可能的同步，以及解交織和解擾功能。

3.2 封裝及管腳說明

L64724有100-腳PQFP和80-腳TQFP兩種封裝形式。表1所列是常用的關(guān)鍵管腳說明。

4 L64714的應(yīng)用說明

L64724的工作參數(shù)有直流和交流以及電容等參數(shù)。在通常情況下，各參數(shù)都不能用到極限情況，否則可能導(dǎo)致芯片的永久損壞。L64724的重要工作參數(shù)如表2所列。

由于該芯片的參數(shù)要求較高，因此，建議用戶將直流供電電壓VDD設(shè)置在3.14～3.47V之間，工作溫度TA范圍為0～70℃，機箱溫度Tc為0～85℃。在TA=25℃，VIN=3.3V，頻率為1MHz時，最好使用5pF垢電容作為輸入電容CIN和輸出電容COUT。

5 L64724的典型應(yīng)用

L64724的使用，首先必須注意其內(nèi)部或外部的各種接口，包括信道接口、信道時鐘接口、信道數(shù)據(jù)輸出接口、PLL接口、A/D接口、AGC/時鐘控制接口、微控制器接口、控制信號接口等。其中信道接口（channel interface）用于從衛(wèi)星調(diào)諧電路接收輸入信號，信道時鐘用來標示數(shù)據(jù)時鐘，為上升沿觸發(fā)。信道數(shù)據(jù)輸出接口是L64724送出數(shù)據(jù)的通路。在譯碼器機頂盒的實現(xiàn)電路中，該接口一般應(yīng)連接到復(fù)用器的輸入口。微控制器接口用于將芯片與微控制器相連?？刂菩盘柦涌谟脕砜刂芁64724的工作。

L64724是一種可編程邏輯器件，我們可以通過對其接口和內(nèi)部寄存器設(shè)置的改變來使其滿足不同的需要。需時鐘和輸入數(shù)據(jù)是決定電路穩(wěn)定性的關(guān)鍵。

5.1 數(shù)據(jù)和時鐘控制方案

如圖2所示，L64724中的輸入時鐘信號CLK可用來實現(xiàn)信道譯碼系統(tǒng)中的可能配置，它由外部晶振產(chǎn)生，同時由CLK通過內(nèi)部鎖相環(huán)PLL來產(chǎn)生采樣時鐘PCLK，以便用來驅(qū)動模數(shù)轉(zhuǎn)換器（ADC）、解調(diào)器、前向糾錯（FEC）等三個模塊。PCLK最高可工作在90MHz左右。由晶振產(chǎn)生的CLK可作為PLL的基準時鐘，一般在15～60MHz之間?？刂茣r鐘LCLK是PLL經(jīng)CLK-DIV2分頻得到的，即LCLK=CLK/CLK-DIV2。

5.2 L64724的應(yīng)用電路

L64724是一種功能很全面的芯片，筆者在電路的應(yīng)用過程中深深體會到了它優(yōu)越靈活的性能。L64724主要用于衛(wèi)星數(shù)字電視接收機實現(xiàn)電路，它是按歐洲的DVB標準中的衛(wèi)星傳輸方案來設(shè)計的。用這種芯片可在接收機盒的設(shè)計中起到事半功倍的效果。圖3所示是一種機頂盒設(shè)計的電路方案，它主要包含三部分，其核心部分是由L64724組成的衛(wèi)星譯碼器，還有由L64008組成的將MPEG-2碼流傳輸?shù)饺?fù)用器的電路以及由L64005構(gòu)成的視頻/音頻譯碼器。當電路接收到由衛(wèi)星傳來的信號后，由調(diào)諧電路選出有用信號送入L64724，在信號進入L64724之后先由前端將模擬信號采樣變?yōu)閿?shù)字信號，并在L64724內(nèi)部進行可編程設(shè)定所需參數(shù)，在達到規(guī)定性能指標后，再通過串行總線控制傳入L64008去復(fù)用器進行處理。最后與DRAM交換數(shù)據(jù)并將結(jié)果送入L64005經(jīng)視頻譯碼后變?yōu)樗璧囊纛l和視頻信號并分兩路輸出。而圖3中的串行數(shù)據(jù)總線則通過編程控制片內(nèi)各單元，片內(nèi)各單元的信息獲得均由該總線提供。

5.3 電路設(shè)計中的參數(shù)配置

在L64724的應(yīng)用中，可通過微控制器接口對片內(nèi)的參數(shù)進行配置，以達到最優(yōu)性能。為方便讀者應(yīng)用。表3提供了一組分別適用于高、低數(shù)據(jù)速度的QPSK解調(diào)和FEC的配置參數(shù)，該配置是經(jīng)實驗驗證較為優(yōu)化的一組參數(shù)，可供讀者參考。

6 結(jié)束語

該衛(wèi)星解碼接收電路可在上述電路中對L64724的參數(shù)進行設(shè)定，包括對傳輸速率、ADC采樣頻率、晶振頻率、內(nèi)碼的碼率等進行編程控制。對于不同的參數(shù)配置，各引腳的接法也有所不同，同時還應(yīng)注意芯片的工作條件，以免使芯片遭到永久性損壞。本文所介紹的電路及參數(shù)均經(jīng)實踐驗證，是一種較為優(yōu)化的電路配置，也是衛(wèi)星傳輸體系中高清晰數(shù)字電視接收機的核心電路。