基于單晶片CMOS語(yǔ)音合成的ASIC設(shè)計(jì)

3.5 存儲(chǔ)語(yǔ)音ROM

　　ROM（只讀存儲(chǔ)器）由地址譯碼器、存儲(chǔ)矩陣輸出緩沖3部分組成；地址譯碼器ROM輸入16位地址碼A0、A1……A15譯碼輸出 個(gè)輸出信號(hào)W0、W1……W65535,稱字線。每條字線輸出分別應(yīng)個(gè)存儲(chǔ)單元地址，如W0應(yīng)0單元地址，W1應(yīng)1單元地址。利此地址從存儲(chǔ)矩陣選出指定單元，并其數(shù)據(jù)送至輸出端。存儲(chǔ)矩陣由許基本存儲(chǔ)單元排列而成，包含量存儲(chǔ)單元，存儲(chǔ)單元ASIC設(shè)計(jì)由MOS管構(gòu)成，作輸入 條字線作輸出8條位線（D0～D7）組成陣列。每條字線位線交叉點(diǎn)都個(gè)存儲(chǔ)單元，存放位二進(jìn)制值0或1。每個(gè)或組存儲(chǔ)單元應(yīng)個(gè)地址[4]。

　　4功能仿真及分析

　　從實(shí)際應(yīng)成本角度考慮，擬訂0.5um硅柵工藝進(jìn)行流片，按照nMOS管寬長(zhǎng)比14:1，pMOS管寬長(zhǎng)比14:1比例設(shè)置（有些地方需作適當(dāng)調(diào)整），以各個(gè)模塊進(jìn)行連接，QuartusII進(jìn)行功能仿真，仿真出波形如圖5所示：其clk_div256分頻電路輸出信號(hào)，最終輸出結(jié)果2路音頻信號(hào)PWM1、PWM2，flag0語(yǔ)音播放完標(biāo)志信號(hào)，flag1當(dāng)有語(yǔ)音信號(hào)播放時(shí)電平，播放斷送出“0”信號(hào)，D[7..0]則ROM所存語(yǔ)音資料， IO1“1”時(shí)則立即播放最段語(yǔ)音信號(hào)，當(dāng)IO2“1”時(shí)，則依次播放第至第三段語(yǔ)音；sig[1..0]語(yǔ)音段，“1”時(shí)則說(shuō)明播放第至第三段某段，當(dāng)“2”時(shí)，則播放最段語(yǔ)音，實(shí)現(xiàn)IO2依次播放第至第三段語(yǔ)音，采倍乘，當(dāng)有第次IO2“1”時(shí)，倍乘mul[1..0]輸出“0”，以此類推，當(dāng)有第四次IO2“1”時(shí)，mul[1..0]重新清零。

基于單晶片CMOS語(yǔ)音合成ASIC設(shè)計(jì)" src="http://img.kanwenzhang.com/images/t2/200907/20090705030558417.jpg" width="654" />
　　

　　5結(jié)束語(yǔ)

　　本文作創(chuàng)新點(diǎn): 本文所研究語(yǔ)音合成芯片利種優(yōu)化方式，設(shè)計(jì)語(yǔ)音合成芯片部電路更加簡(jiǎn)化，而且性能更加穩(wěn)定。同時(shí)脈沖寬度調(diào)制（PWM）語(yǔ)音信號(hào)調(diào)制解調(diào)行性進(jìn)行論證，并且FPGA硬驗(yàn)證方式證明利PWM技術(shù)實(shí)現(xiàn)全數(shù)字語(yǔ)音合成輸出行，從而使該語(yǔ)音合成芯片以全數(shù)字形式實(shí)現(xiàn)。