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單片機89C51與A/D轉(zhuǎn)換器MAX195的接口設計

作者: 時間:2009-12-04 來源:網(wǎng)絡 收藏

本文引用地址:http://m.butianyuan.cn/article/173549.htm

是16位逐次逼近方式的ADC。它將高精度、高速度、低電源功耗(消耗電流僅10μA)的關閉方式等性能結(jié)合在一起。內(nèi)部校準電路對線性度與偏置誤差進行校正,所以無需外部調(diào)整便可達到全部額定的性能指標。電容性的DAC結(jié)構(gòu)使之具有特有的85kbps跟蹤/保持功能,變換時間僅需9.4μs。三態(tài)串行數(shù)據(jù)輸出及引腳可選的單極性(0~VREF)或雙極性(-VREF~+VREF)的輸入范圍使之可廣泛應用于便攜式儀表、醫(yī)用信號采集及多傳感器測量等系統(tǒng)中。

  1 引腳及說明

  MAX195有16個引腳,其排列如圖1所示。

MAX195引腳排列圖

  2 MAX195轉(zhuǎn)換原理及時序

  MAX195片內(nèi)含有電容性的數(shù)字模擬變換器(DAC),可對模擬輸入進行特有的跟蹤和保持,再由逐次逼近寄存器和比較器,在變換時鐘CLK的控制下,把模擬輸入變換成16位數(shù)字代碼,通過片內(nèi)的串行輸出。芯片內(nèi)的和控制邏輯易與大多數(shù)微處理器相連,減少了對外部元件的需求。

  其變換及數(shù)據(jù)輸出的時序如圖2所示。

變換及數(shù)據(jù)輸出的時序圖

  由時序可以看出,在前次變換結(jié)束至少經(jīng)過三個或三個以上時鐘周期后,變換在有效后的CLK時鐘下降沿開始(MAX195對信號的跟蹤/保持、采集需4個CLK周期)。同時,在下一個時鐘下降沿變高,待經(jīng)過9.4μs(CLK為1.7MHz)變換結(jié)束后,由高變低,給出變換結(jié)束信號,可送去中斷或被查詢。變換結(jié)束由三態(tài)串行口DOUT端輸出。在變換期間由CLK控制讀出數(shù)據(jù),也可在兩次變換之間由SCLK串行時鐘定時讀出數(shù)據(jù),最高速率可達5Mbps。圖2中所示情況為后者,在保持低電平后,在每個SCLK的下降沿,DOUT端按MSB在前的次序輸出一位數(shù)據(jù),否則,DOUT處于高阻態(tài)。


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