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鋰離子電池管理芯片的研究及其低功耗設計 ― 數(shù)?;旌想娐返牡凸脑O計方法(一)

作者: 時間:2013-03-20 來源:網(wǎng)絡 收藏

本文引用地址:http://m.butianyuan.cn/article/175456.htm

2.1數(shù)字電路的低功耗設計

2.1.1數(shù)字電路的功耗模型和影響因素

以圖2.1.1所示的最基本的反相器單元為例,CMOS數(shù)字電路的功耗可以分為靜態(tài)功耗和動態(tài)功耗兩個部分:

其中,靜態(tài)功耗

式中,第一項是P1和N1同時導通時的直流短路電流I SC引起的靜態(tài)功耗;第二項是由漏泄電流引起,包括亞閾值電流和源漏區(qū)與襯底反向偏置時的漏泄電流。

動態(tài)功耗是對電路節(jié)點等效負載電容進行充放電所消耗的,也稱為開關功耗,可表示為

式中,α0→1是開關活動因子,表示每個時鐘周期內的狀態(tài)跳變次數(shù),其大小與電路結構、邏輯功能、輸入信號的狀態(tài)和節(jié)點的初始狀態(tài)有關,一般地,CMOS電路中有α0→1≤1;CL是等效負載電容;ƒ是時鐘頻率;VDD是電源電壓。

在0.18μm及其以上的CMOS電路功耗中,占主導地位的是動態(tài)功耗,有時還需要考慮短路功耗,而在一般情況下,漏泄電流和穩(wěn)態(tài)偏置電流功耗都可以忽略。因此,要降低電路功耗,必然要從降低動態(tài)功耗入手,可以說,式(2.1.3)是低功耗數(shù)字電路的指導公式。

式(2.1.3)可以看出,降低電路的動態(tài)功耗,可以有以下四種途徑:

第一,降低開關活動因子α0→1。在每個時鐘周期內,并不是所有節(jié)點的狀態(tài)都發(fā)生跳變,也不是所有狀態(tài)的跳變都要消耗能量(如1→0的狀態(tài)轉變),所以降低開關活動因子的本質是,根據(jù)輸入信號的組合狀況,通過優(yōu)化算法、邏輯結構等方法,減小不必要的耗能跳變。常采用的方法有,門控時鐘技術、功耗估算/優(yōu)化CAD技術和降低跳變編碼技術。由于快速、準確地估算α0→1有很大的難度,所以急待開發(fā)實用的功耗估算CAD技術;其次,降低α0→1來降低動態(tài)功耗十分有效,并且有很大的潛力,所以這也是低功耗研究的重要方面之一。

第二,降低等效負載電容CL。CL主要由兩方面構成:一方面是后續(xù)門的輸入門電容和反相器源漏區(qū)的電容,它們和器件工藝有關;另一方面互連線電容。

因此要降低CL,可以采用優(yōu)化邏輯電路(如減小所用晶體管數(shù)目)、優(yōu)化晶體管尺寸、工藝映射中降低高活動因子的電容、版圖中合理布局等方法??梢哉f,在設計的各個層次,都需要考慮到CL對功耗的影響。

第三,降低工作頻率f.如果僅僅通過降低電路的頻率來降低功耗,則它必然是以犧牲速度為代價的。所以時鐘(頻率)管理的策略是,在保證電路主頻不變的情況下,通過多頻率技術,即在不同系統(tǒng)部分中分配不同的頻率,或者在設計版圖時優(yōu)化時鐘樹(Clock Tree),以盡可能地降低動態(tài)功耗。

第四,降低工作的電源電壓V DD。由于功耗和電源電壓的平方項成正比,所以這也是降低功耗最有效的方法。但在工藝尺寸確定、一級近似條件下,電路延遲與VDD滿足下式

即有Td∝(CdVDD)/(VDD-VTH)2,其中W和L分別是器件的柵寬和柵長,μ為載流子遷移率,COX為氧化層電容,VTH為MOS管閾值電壓。

正如圖2.1.2所示,從電路能量、延遲和工作電壓的關系中可以看出,當VDD在2.5VTH到6VTH的范圍內,延遲和能量延遲積的變化比較平緩,在VDD=3VTH時,這兩者達到最低值。當工作電壓繼續(xù)下降到接近VTH時,延遲將急劇上升。

為了改善VDD下降引起的電路速度下降,可以采用并行或流水線結構,但這將使電路面積增大;另外一種補償方法是,通過降低V TH來增大VDD /VTH值,但同時電路漏泄電流將增加,這時可以采用可變電壓、可變閾值電壓技術解決;在一些非關鍵電路中,也可以采用多電壓、多閾值電壓技術加以補償。

2.1.2數(shù)字電路的低功耗設計方法

在目前ASIC設計過程中,常采用的是自頂向下(Top-Down)流程。對功耗的優(yōu)化也就可以考慮到,在不同的設計層次,有目的地選擇上述影響功耗的因素,在給定的性能約束下,實現(xiàn)功耗最小化的目標。

從抽象層次來分,低功耗設計可以分為:系統(tǒng)級、結構級/算法級、寄存器傳輸級、邏輯/門級和版圖級。在設計的不同層次,影響功耗的因素所起的作用各不相同,因此功耗優(yōu)化的效果也不同;綜合地看,在芯片設計時越早考慮低功耗,取得的效果也越顯著。

1系統(tǒng)、結構級

在這個層次上,從系統(tǒng)功能出發(fā),分為靜態(tài)低功耗設計和動態(tài)功耗管理(Dynamic Power Management,DPM)技術兩種。靜態(tài)低功耗設計是在考慮系統(tǒng)的具體實現(xiàn)時,采用不同的電路結構和不同的編碼方式,在設計階段(如綜合和編輯)實現(xiàn)低功耗;而動態(tài)功耗管理技術是和運行期間的行為密切相關,它需要充分考慮系統(tǒng)和任務或者和負載的關系,做出相應的判決,來實現(xiàn)低功耗。

1)靜態(tài)低功耗方法

①電路結構

并行(Parallelism)結構是將一個數(shù)據(jù)處理功能模塊分為幾個相同的子模塊,并行處理數(shù)據(jù),然后選擇對應的輸出。這種方案允許在保持總模塊速度不變的情況下,降低各個子模塊的電壓、頻率等因素,使總功耗降低,但代價是將增加芯片的面積。

流水線(Pipeline)結構是在保持總體速度不變的前提下,將數(shù)據(jù)分段后連續(xù)慢速處理,速度余量則可以通過降低電壓來降低功耗。如果和并行結構相結合,就可以取得更好的功耗節(jié)省效果。

②電壓技術

和改進電路結構一樣,電壓技術也是為了補償工作電壓的降低帶來的速度下降[26,27]。多電壓技術,是針對不同的性能要求,系統(tǒng)中各部分也采用不同的工作電壓以節(jié)省功耗,但這需要額外的片內電壓轉換器。

③編碼優(yōu)化

常用的二進制編碼中,采用所有空閑的高位作符號擴展位,這將增加耗能的跳變。符號-數(shù)值編碼(如格雷碼等)方法只用最高位代表符號,如果用它來代替二進制編碼,可以減少由于數(shù)據(jù)符號改變而產(chǎn)生的功耗。

2)動態(tài)功耗管理技術

是系統(tǒng)級功耗優(yōu)化中的一個有效手段。根據(jù)負載的請求,子系統(tǒng)可以分為工作和空閑模式。在空閑模式下,可以將子系統(tǒng)關斷,進入低功耗的待機(Standby)

和不消耗能量的睡眠(Sleep)狀態(tài);反之,則將子系統(tǒng)喚醒,進入正常的工作模式。


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