高速PCB中電源完整性的設計
中心議題:
本文引用地址:http://m.butianyuan.cn/article/179127.htm* 電源噪聲的起因及分析
* 去耦電容的應用
解決方案:
* 電容與芯片盡可能靠近芯片器件
* 利用電源層和地層作為回路,減少了返回環(huán)路面積
一、引言
隨著PCB設計復雜度的逐步提高,對于信號完整性的分析除了反射,串擾以及EMI之外,穩(wěn)定可靠的電源供應也成為設計者們重點研究的方向之一。尤其當開關(guān)器件數(shù)目不斷增加,核心電壓不斷減小的時候,電源的波動往往會給系統(tǒng)帶來致命的影響,于是人們提出了新的名詞:電源完整性,簡稱PI(powerintegrity)。當今國際市場上,IC設計比較發(fā)達,但電源完整性設計還是一個薄弱的環(huán)節(jié)。因此本文提出了PCB板中電源完整性問題的產(chǎn)生,分析了影響電源完整性的因素并提出了解決PCB板中電源完整性問題的優(yōu)化方法與經(jīng)驗設計,具有較強的理論分析與實際工程應用價值。
二、電源噪聲的起因及分析
對于電源噪聲的起因我們通過一個與非門電路圖進行分析。圖1中的電路圖為一個三輸入與非門的結(jié)構(gòu)圖,因為與非門屬于數(shù)字器件,它是通過“1”和“0”電平的切換來工作的。隨著IC技術(shù)的不斷提高,數(shù)字器件的切換速度也越來越快,這就引進了更多的高頻分量,同時回路中的電感在高頻下就很容易引起電源波動。如在圖1中,當與非門輸入全為高電平時,電路中的三極管導通,電路瞬間短路,電源向電容充電,同時流入地線。此時由于電源線和地線上存在寄生電感,我們由公式V=LdI/dt可知,這將在電源線和地線上產(chǎn)生電壓波動,如圖2中所示的電平上升沿所引入的ΔI噪聲。當與非門輸入為低電平時,此時電容放電,將在地線上產(chǎn)生較大的ΔI噪聲;而電源此時只有電路的瞬間短路所引起的電流突變,由于不存在向電容充電而使電流突變相對于上升沿來說要小。從對與非門的電路進行分析我們知道,造成電源不穩(wěn)定的根源主要在于兩個方面:一是器件高速開關(guān)狀態(tài)下,瞬態(tài)的交變電流過大;
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