高速電路的電磁兼容分析與設(shè)計
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對于電感、電容的耦合干擾來說，可采用如下兩個方面進行抑制：一方面是選擇合適的元器件，對于電感電容，應(yīng)該根據(jù)不同元器件的頻率特性來選擇，對于其他元器件，則應(yīng)選擇寄生電感、電容較小的器件。另一方面是合理地進行布局和布線，要盡量避免長距離平行布線，電路中電氣互連點間的布線力求最短。信號(特別是高頻信號)線的拐角應(yīng)設(shè)計成45度走向或稱圓形、圓弧形，切忌畫成小于或等于90度角度形狀。相鄰布線面導(dǎo)線采取相互垂直、斜交或彎曲走線的形式以減少過孔的寄生電容和電感，過孔和管腳之間的引線越短越好，并可以考慮并聯(lián)打多個過孔或微型過孔以減少等效電感。選用元器件封裝時，應(yīng)選擇標(biāo)準(zhǔn)封裝，以減少因封裝不匹配而導(dǎo)致的引線阻抗及寄生電感。
對于電源耦合以及地耦合來說，首先應(yīng)注意降低電源線和地線阻抗，對公共阻抗、串?dāng)_和反射等引起的波形畸變和振蕩現(xiàn)象需采取必須措施。在各集成電路的電源和地線間分別接入旁路電容以縮短開關(guān)電流的流通途徑。將電源線和地線設(shè)計成格子形狀，而不用梳子形狀，這是因為格子狀能顯著縮短線路環(huán)路，降低線路阻抗，減少干擾。當(dāng)印制電路板上裝有多個集成電路，且部分元件功耗較大，地線出現(xiàn)較大電位差，形成公共阻抗干擾時，宜將地線設(shè)計成封閉環(huán)路，這種環(huán)路無電位差，具有更高的噪聲容限。應(yīng)盡量縮短引線，將各集成電路的地以最短距離連到電路板的入口地線，降低印制導(dǎo)線產(chǎn)生的尖峰脈沖。讓地線、電源線的走向與數(shù)據(jù)傳輸方向一致，以提高電路板的噪聲容限。盡量采用多層印制電路板，降低接地電位差，減少電源線阻抗和信號線間串?dāng)_。當(dāng)沒有多層板而不得不使用雙面板時，必須盡量加寬地線線條，通常地線應(yīng)加粗到可通過3倍于導(dǎo)線實際流過的電流量為宜，或采用小型母線方式，將公共電源線和地線盡量分布于印制板兩面的邊緣。在電源母線插頭處接入1μF～10μF的鉭電容器進行去耦，并在去耦電容并聯(lián)一個0．01 μF～0．1μF的高頻陶瓷電容器。
2．3 保護敏感對象
對敏感對象的保護主要集中在兩個方面，一方面是切斷敏感對象與電磁干擾之間的通道。另一方面就是降低敏感對象的敏感度。
電子設(shè)備的敏感度是一柄雙刃劍，一方面使用者希望電子裝置的靈敏度高，以提高對信號的接受能力；另一方面，靈敏度高也意味著受噪聲影響的可能性越大。因此電子設(shè)備的敏感度應(yīng)根據(jù)具體情況來確定。
對于模擬電子設(shè)備來說，通常采用的方法是采用優(yōu)選電路，比如設(shè)計低噪聲電路、減少帶寬、抑制干擾傳輸、平衡輸入、抑制干擾及選用高質(zhì)量電源等。通過這些方法可以有效降低電子設(shè)備對電磁干擾的敏感度，提高設(shè)備的抗干擾能力。
對于數(shù)字式電子設(shè)備來說，應(yīng)在工作指標(biāo)許可的情況下，采用直流噪聲容限高的數(shù)字電路，例如CMOS數(shù)字電路的直流噪聲容限遠高于TTL數(shù)字電路的直流噪聲容限；在工作指標(biāo)許可的情況下，盡量采用開關(guān)速度低的數(shù)字電路，因為開關(guān)速度越高，由它引起的電壓或電流的變化也就越快，從而越容易產(chǎn)生電路間的耦合干擾；在電路可接受的前提下，盡可能提高門檻電壓，利用在電路前設(shè)置分壓器或穩(wěn)壓管的方法來提高門檻電壓；采用負(fù)載阻抗匹配的措施，即使負(fù)載阻抗等于信號線的波阻抗，消除數(shù)字信號在傳輸過程中由于折射和反射的作用而產(chǎn)生的畸變。通常情況下，對敏感對象的保護需要與對干擾源的屏蔽以及對耦合通道的抑制結(jié)合起來使用，并且需要在實踐中根據(jù)實際情況進行反復(fù)實驗，以達到最好的防護效果。本文引用地址：http://m.butianyuan.cn/article/179541.htm
3 總結(jié)
高速電路板的電磁兼容分析與設(shè)計是一個系統(tǒng)性很強的工作，需要大量的工作經(jīng)驗積累。電磁兼容設(shè)計是關(guān)系電子系統(tǒng)是否能實現(xiàn)功能、滿足設(shè)計指標(biāo)的關(guān)鍵之一，隨著電子系統(tǒng)的復(fù)雜程度增加，工作頻率增高，電磁兼容設(shè)計在電子設(shè)計中的地位將越來越突出，越來越重要。
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