一種高速連續(xù)時(shí)間Sigma-Delta ADC設(shè)計(jì)

摘要：在TSMC O．18 μm CMOS工藝下設(shè)計(jì)了一款寬帶寬、低功耗的連續(xù)時(shí)間Sigma-Delta ADC調(diào)制器。該調(diào)制器可以應(yīng)用于無(wú)線通信、視頻、醫(yī)療和工業(yè)成像等領(lǐng)域，它采用三階RC積分環(huán)路濾波結(jié)構(gòu)，提高了可達(dá)到的精度。針對(duì)環(huán)路延時(shí)降低系統(tǒng)穩(wěn)定性的問(wèn)題，在環(huán)路中引入半個(gè)采樣周期的延時(shí)，以此提高調(diào)制器的精度；同時(shí)采用非回零的DAC結(jié)構(gòu)來(lái)減小系統(tǒng)對(duì)時(shí)鐘抖動(dòng)的敏感度。通過(guò)結(jié)構(gòu)的選取和非回零的DAC結(jié)構(gòu)的使用，調(diào)制器對(duì)時(shí)鐘抖動(dòng)有很強(qiáng)的忍受能力。該Sig-ma-Delta ADC的帶寬可以達(dá)到5 MHz，信噪比可達(dá)63．6 dB(10位)，整個(gè)調(diào)制器在1．8 V的電壓下，功耗僅為32 mW。
關(guān)鍵詞：Sigma-Delta A／D轉(zhuǎn)換器；連續(xù)時(shí)間調(diào)制器；高速低功耗ADC調(diào)制器；時(shí)鐘抖動(dòng)

O 引言
隨著近些年來(lái)無(wú)線通信與視頻技術(shù)的廣泛應(yīng)用，在這兩個(gè)方向上主要使用Pipeline ADC和連續(xù)時(shí)間Sig-ma-Delta ADC(CTSD)。相比于Pi-peline ADC，連續(xù)時(shí)間Sigma-Delta ADC主要有以下幾個(gè)優(yōu)點(diǎn)：它有著更低的功耗，并且自身固有的抗混疊濾波功能，省去Pipeline ADC對(duì)前置濾波器的苛刻要求。由于這些優(yōu)點(diǎn)，連續(xù)時(shí)間Sigma-Delta ADC還非常適合應(yīng)用于醫(yī)療設(shè)備以及工業(yè)成像領(lǐng)域中。當(dāng)然，連續(xù)時(shí)間Sigma-DeltaADC也有一定的缺點(diǎn)，主要是系統(tǒng)對(duì)時(shí)鐘抖動(dòng)非常敏感，并且非零環(huán)路延時(shí)對(duì)調(diào)制器信噪比有很大的影響。
在本文中，設(shè)計(jì)了一款三階一位單環(huán)反饋結(jié)構(gòu)的連續(xù)時(shí)間Sigma-Delta ADC，其帶寬可達(dá)5 MHz，精度為10位，其中積分器采用RC積分器的形式。系統(tǒng)引入了半個(gè)周期的延時(shí)，提高了系統(tǒng)的穩(wěn)定性，使得輸入信號(hào)的最大幅度大幅提高，進(jìn)一步增加了調(diào)制器轉(zhuǎn)換信號(hào)的精度。同時(shí)，由于采用了新型的系統(tǒng)結(jié)構(gòu)和非回零D／A轉(zhuǎn)換器，使得調(diào)制器忍受時(shí)鐘抖動(dòng)的能力有了很大的提高，在與同類型的ADC設(shè)計(jì)的比較中達(dá)到了較高的水平。

1 系統(tǒng)結(jié)構(gòu)設(shè)計(jì)
1．1 結(jié)構(gòu)設(shè)計(jì)
由于連續(xù)時(shí)間Sigma-Delta ADC結(jié)構(gòu)的系數(shù)不能像離散時(shí)間結(jié)構(gòu)那樣用電容的精確比值來(lái)實(shí)現(xiàn)，而是用電阻電容乘機(jī)的絕對(duì)值來(lái)實(shí)現(xiàn)，偏差較大。所以選擇單環(huán)結(jié)構(gòu)來(lái)實(shí)現(xiàn)系統(tǒng)的設(shè)計(jì)。為了實(shí)現(xiàn)5 MHz帶寬和10位的精度，首先分析單環(huán)結(jié)構(gòu)理論上的動(dòng)態(tài)范圍公式：

式中：L為系統(tǒng)階數(shù)；N為量化位數(shù)；OSR為過(guò)采樣率。
選取的系統(tǒng)結(jié)構(gòu)見(jiàn)圖1。對(duì)于單環(huán)結(jié)構(gòu)來(lái)說(shuō)，當(dāng)系統(tǒng)的階數(shù)超過(guò)三階后，系統(tǒng)的穩(wěn)定性會(huì)受到影響，從而導(dǎo)致可實(shí)現(xiàn)的動(dòng)態(tài)范圍降低。多位量化器需要校正電路，增加了電路的成本和面積，而一位量化器和D／A轉(zhuǎn)換器具有天然的線性，減小了系統(tǒng)的非線性誤差。故本文選擇三階一位單環(huán)結(jié)構(gòu)。系統(tǒng)中加入一個(gè)很小的反饋系數(shù) r，在系統(tǒng)帶寬附近引入一個(gè)零點(diǎn)，可以將系統(tǒng)的信噪比提高大約8 dB。同時(shí)，調(diào)制器使用了半個(gè)周期的環(huán)路延時(shí)，大大提高了系統(tǒng)的穩(wěn)定性。在設(shè)計(jì)時(shí)，利用圖1中b3這一路的反饋來(lái)系統(tǒng)地補(bǔ)償環(huán)路延時(shí)。結(jié)合系統(tǒng)對(duì)動(dòng)態(tài)范圍的要求，根據(jù)式(1)，選擇系統(tǒng)過(guò)采樣率OSR=32。
由于連續(xù)時(shí)間Sigma-Delta ADC缺少現(xiàn)成的設(shè)計(jì)工具，該設(shè)計(jì)采用的方法是先設(shè)計(jì)好離散時(shí)間的噪聲傳遞函數(shù)NTF(z)，根據(jù)式(2)：

求出離散時(shí)間的環(huán)路傳遞函數(shù)H(z)，再利用Matlab工具箱中的d2cm函數(shù)將H(z)轉(zhuǎn)換為連續(xù)時(shí)間結(jié)構(gòu)的環(huán)路傳遞函數(shù)H(s)。由于本結(jié)構(gòu)的環(huán)路中加入了半個(gè)周期延時(shí)，故根據(jù)文獻(xiàn)中的方法，將H(z)轉(zhuǎn)換成等價(jià)的H()。因此，傳遞函數(shù)變?yōu)槭?3)：

式(3)中分離出來(lái)的系數(shù)bn-1’就是系統(tǒng)結(jié)構(gòu)圖1中反饋系數(shù)b3，通過(guò)對(duì)系數(shù)b3的選擇可以精確地補(bǔ)償系統(tǒng)中半個(gè)周期的延時(shí)。再利用d2cm函數(shù)將H()轉(zhuǎn)換為H(s)。經(jīng)過(guò)Sealing后，得到系統(tǒng)的系數(shù)為a1=O．3，a2=0．3，a3=0．5，b0=1，b1=1，b2=1，b3=O．9，r=-0.04。經(jīng)過(guò)系統(tǒng)仿真可知，在處理5 MHz帶寬內(nèi)的信號(hào)時(shí)，系統(tǒng)的信噪比可達(dá)到72．3 dB。