一種高速連續(xù)時間Sigma-Delta ADC設計
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4 實驗結(jié)果
通過Candence提取系統(tǒng)版圖后仿真電路，在不同工藝角下對使用HSpice對系統(tǒng)進行后仿真，得到系統(tǒng)SNDR如圖5所示(TT工藝角下)，最大SNDR可達63．6176 dB，輸入差分信號幅度為O．55 V。
針對CT Sigma-Delta ADC各種結(jié)構(gòu)對時鐘抖動的忍受能力這一問題，將本文結(jié)構(gòu)與其他論文進行對比，結(jié)果如表1所示?？梢姡撛O計對時鐘抖動的忍受能力是很強的。
5 結(jié)語
采用TSMC O.18μm CMOS工藝，在1．8 V電源電壓下設計了一款連續(xù)時間Sigma-Delta ADC調(diào)制器，完成了電路設計和版圖繪制。經(jīng)后仿真驗證此Sig-ma-Delta ADC調(diào)制器帶寬達到5 MHz，信噪比SNDR可達63．6 dB。芯片在硅片上所占面積為1．5 mm×1．5 mm，而其調(diào)制器本身所占面積只有O．9 mm×0．9 mm，功耗僅為32 mW。與同類設計進行比較，該設計對時鐘抖動的忍受能力是很強的。
本文引用地址：http://m.butianyuan.cn/article/180055.htm
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