一種高速連續(xù)時(shí)間Sigma-Delta ADC設(shè)計(jì)

由式(6)和(7)可以看出，在設(shè)計(jì)中為了降低噪聲，可以將晶體管M1的跨導(dǎo)設(shè)計(jì)得較大，將晶體管M3和M9的跨導(dǎo)設(shè)計(jì)得盡量小一些。同時(shí)，為了減小運(yùn)算放大器的輸入失調(diào)，要盡量增大輸入管M1和M2的面積，減小其有效的柵源電壓面積。最終設(shè)計(jì)中輸入差分對M1和M2的寬長比為W／L=6／0．2。
仿真顯示，在各工藝角下，運(yùn)算放大器最差的性能是在sf下仍可達(dá)到DC Gain=66 dB，GBW=960 MHz。
2．2 四輸入一位可再生比較器
系統(tǒng)中采用的比較器結(jié)構(gòu)如圖3(a)所示，該比較器在結(jié)構(gòu)上分為3個(gè)部分。第一部分為一個(gè)四輸入的前置運(yùn)算放大器，用來比較電壓和提高比較器的比較速度。中間一級首先將比較的電壓轉(zhuǎn)換為電流，在利用兩個(gè)由時(shí)鐘控制的開關(guān)的電阻將電流信號轉(zhuǎn)換為電壓差送到latch對處進(jìn)行比較，此級的目的是防止 KickBack噪聲對輸入信號的影響。最后一級為2個(gè)latch對，利用其正反饋特性迅速比較出所需要的結(jié)果。電壓VFB1和VFB0用來實(shí)現(xiàn)系統(tǒng)建模中的系數(shù)b3，通過輸出端OUTP和OUTN來實(shí)現(xiàn)反饋電壓極性的控制。通過仿真得出，比較器的延時(shí)小于1 ns。


2．3 D／A轉(zhuǎn)換器
本文采用的D／A轉(zhuǎn)化器的結(jié)構(gòu)如圖3(b)所示。兩個(gè)參考電壓VRH和VRL分別為1．4 V和O．4 V(即差分參考電壓為1 V)。電路具有反相功能，由輸入電壓的高低來確定反饋電壓為VRH或VRL?？紤]輸出端的寄生電容，仿真顯示，該電路延時(shí)小于1 ns。
2．4 RC調(diào)諧結(jié)構(gòu)
該系統(tǒng)中采用RC積分濾波結(jié)構(gòu)，系統(tǒng)的濾波系數(shù)是由電阻與電容乘積的絕對值決定。但在現(xiàn)今CMOS工藝中，電阻與電容的絕對值變換范圍可達(dá)±25％。所以必須采用RC調(diào)諧電路來保證所需的RC乘積的值。系統(tǒng)仿真顯示，RC乘積值變化范圍在±6％以內(nèi)可以使系統(tǒng)的SNR僅下降1 dB。采用的RC調(diào)諧電路如圖3(c)所示。4個(gè)電容的阻值分別為C1=150 fF，C2=300 fF，C3=600 fF，C4=1．2 pF。通過對開關(guān)信號S1，S2，S3和S4電平高低的控制，可以使電容實(shí)現(xiàn)最大2．25 pF，最小150 fF的值。

3 芯片實(shí)現(xiàn)
在TSMC O．18 μm工藝下繪制的系統(tǒng)版圖如圖4所示。芯片所需的時(shí)鐘信號由外部的低抖動信號發(fā)生器提供，時(shí)鐘信號盡量靠近反饋到輸入級的DAC以減小延時(shí)。版圖中模擬電路部分與高速數(shù)字部分分隔以減小影響。