基于FPGA及DDS技術(shù)的USM測試電源的設(shè)計(jì)

O 引言
超聲波電機(jī)(USM)具有能夠直接輸出低轉(zhuǎn)速大力矩，瞬態(tài)響應(yīng)快(可達(dá)ms量級(jí))、定位精度高(可達(dá)nm量級(jí))，無電磁干擾等諸多優(yōu)點(diǎn)。USM的運(yùn)行需要有兩路具有一定幅值，相位上正交(或可調(diào))，頻率在20 kHz以上的高頻交流電源。驅(qū)動(dòng)信號(hào)源的幅值、頻率及相位直接影響USM的性能。為便于USM的性能測試及研究，需要提供一種在幅值、頻率、相位上均可調(diào)的測試電源。以往的超聲波驅(qū)動(dòng)器多采用分立器件構(gòu)成如文獻(xiàn)，其電路結(jié)構(gòu)復(fù)雜。文獻(xiàn)雖然改用FPGA或CPLD生成，但所生成的信號(hào)頻率變化是不連續(xù)的。文獻(xiàn)是用單片機(jī)和專用的DDS芯片，存在抗干擾性差，可靠性低的弊端。
本文介紹了基于DLL數(shù)字頻率直接合成技術(shù)(DDS)用ALTERA公司的FPGA器件和VHDL語言編程，按相位累加的方法產(chǎn)生兩相四路頻率相位可調(diào)的高頻PWM信號(hào)，經(jīng)過驅(qū)動(dòng)電路、光耦隔離電路作為外部功率控制電路H橋的四個(gè)閘門驅(qū)動(dòng)信號(hào)，H橋主回路接入的是對(duì)市電經(jīng)調(diào)壓、隔離、整流及濾波后的直流電。由閘門驅(qū)動(dòng)信號(hào)對(duì)該直流電進(jìn)行通斷控制，形成可調(diào)幅值、頻率、相位差的兩相高頻PWM波的交流信號(hào)，再經(jīng)外加電感平滑，將PWM波信號(hào)變成類正弦波信號(hào)，實(shí)現(xiàn)對(duì)USM的性能測試。

1 功率控制電路
如圖1所示，加于USM的A、B兩相交流信號(hào)是由FPGA產(chǎn)生的四路脈沖信號(hào)控制MOS管開關(guān)對(duì)整流濾波后直流電進(jìn)行通斷控制，在圖1所示H橋逆變器的作用下，將直流電逆變?yōu)榕c逆變器開關(guān)頻率相同的矩形波交流電，經(jīng)串聯(lián)電感平滑，就得到了USM所需的兩相高頻類正弦波信號(hào)。該信號(hào)可由主回路的調(diào)壓器調(diào)節(jié)幅值，A、B兩相的相位差取決于H橋兩側(cè)閘門驅(qū)動(dòng)信號(hào)的相位差，即閘門S1與S2(或S3與S4)驅(qū)動(dòng)信號(hào)的相位差。同側(cè)橋臂不能同時(shí)導(dǎo)通，以避免大電流通過MOS開關(guān)管而損壞開關(guān)管，理論上同側(cè)的兩個(gè)控制信號(hào)應(yīng)該相位互補(bǔ)，實(shí)現(xiàn)推挽輸出，考慮到開關(guān)器件的延時(shí)特性，該信號(hào)開啟閘門時(shí)要有一定的延時(shí)，即死區(qū)時(shí)間。鑒于以上分析及USM性能測試的需求，閘門控制信號(hào)應(yīng)具有頻率、相位、死區(qū)時(shí)間均可調(diào)的占空比大于50％的PWM高頻波。

2 PWM調(diào)頻調(diào)相高頻信號(hào)的產(chǎn)生
參考文獻(xiàn)的DDS設(shè)計(jì)，將一個(gè)周期的矩形波幅值進(jìn)行2n等分后按順序存于一個(gè)表格中，用高頻時(shí)鐘fclk依次按表中地址順序讀取其數(shù)據(jù)(幅值)。利用相位累加器可以每隔M個(gè)地址，讀一個(gè)幅值信息。矩形波頻率正比于輸入時(shí)鐘頻率和相位增量M之積，即為基頻時(shí)鐘fclk／2n的M倍。通過調(diào)節(jié)步距M(頻率控制字)可調(diào)節(jié)信號(hào)的頻率。調(diào)節(jié)首次所讀ROM表的地址，可調(diào)節(jié)矩形波的相位，稱該調(diào)節(jié)參數(shù)為相位控制字。若ROM查找表中0，1各占一半則可得到頻率、相位連續(xù)可調(diào)的方波信號(hào)；改變表中1的比例，就會(huì)得到不同脈寬的矩形波。若能從外部調(diào)節(jié)1的比例，就生成了一路頻率、相位、占空比可調(diào)的PWM信號(hào)。由于表中只有兩種數(shù)O和1，且均連續(xù)出現(xiàn)，因而可用比較器替換ROM表，將原來的地址發(fā)生計(jì)數(shù)器的計(jì)數(shù)值劃分為2部分，一部分對(duì)輸出信號(hào)清零，另一部分對(duì)其置1。2種方案相比，后者大大節(jié)約了FPGA資源。RTL級(jí)原理圖如圖2所示。