寬帶數(shù)字接收機(jī)的研究及實(shí)現(xiàn)

1 引言
軟件無(wú)線電是一種基于高速、高精度A／D轉(zhuǎn)換器與高速FPGA／DSP器件，并以軟件為核心的嶄新體系結(jié)構(gòu)。受A/D轉(zhuǎn)換器制約，直接采樣處理射頻信號(hào)有一定難度，因此目前普遍采用中頻數(shù)字化方案：射頻信號(hào)首先進(jìn)入接收天線，然后送入射頻前端處理。這種結(jié)構(gòu)與常規(guī)的超外差電臺(tái)的接收機(jī)類似．射頻前端的主要功能是將射頻信號(hào)下變頻為適合A／D轉(zhuǎn)換器采樣的帶寬及中心頻率適中的中頻信號(hào)，這樣大大減輕后續(xù)的 A／D轉(zhuǎn)換器采樣以及信號(hào)處理負(fù)擔(dān)。中頻信號(hào)經(jīng)帶通采樣后，再通過(guò)FPGA中的DDC以及數(shù)字信道化，進(jìn)一步降低信號(hào)處理速率。使得后續(xù)數(shù)字信號(hào)處理更容易。

2 系統(tǒng)實(shí)現(xiàn)
2．1 前端高速采樣模塊
ADC08D1000是雙通道低功耗8 bit A/D轉(zhuǎn)換器，單通道最高采樣頻率達(dá)1．3 GHz，全功率帶寬1．7 GHz，1．9 V電源供電．每個(gè)通道差分輸入。其模擬輸入包括采樣時(shí)鐘以及2路采樣信號(hào)，由于均為差分輸入，所以要通過(guò)變壓器對(duì)單端輸入的信號(hào)進(jìn)行轉(zhuǎn)換。由于該A/D轉(zhuǎn)換器的輸入阻抗為100 Ω，所以差分輸出端接100 Ω電阻，將輸出阻抗轉(zhuǎn)為50 Ω差分阻抗。A/D轉(zhuǎn)換器模擬輸入電路如圖1所示。由于A/D轉(zhuǎn)換器為差分輸出，其100 Ω匹配電阻應(yīng)盡量靠近FPGA引腳放置。

2．2 FPGA的信號(hào)處理單元
FPGA選擇Altera公司的StratixII系列器件，該系列FPGA特點(diǎn)：采用“自適應(yīng)邏輯模塊”(ALM)構(gòu)架優(yōu)化FPGA的性能及資源利用率；高速DSP模塊(最高達(dá)370 MHz)，實(shí)現(xiàn)專門(mén)的乘法、乘加運(yùn)算及有限脈沖響應(yīng)(FIR)濾波器；最多有16個(gè)全局時(shí)鐘，支持動(dòng)態(tài)時(shí)鐘管理以降低用戶模式時(shí)的功耗；最多有12個(gè)鎖相環(huán)(PLL)。根據(jù)該設(shè)計(jì)的數(shù)據(jù)處理要求，以及估算處理所需的資源，選用EP2S90F1020C3型FPGA。
2．3 系統(tǒng)原理框圖
A／D轉(zhuǎn)換器的采樣速度為600 MHz，A/D轉(zhuǎn)換器內(nèi)部通過(guò)DMUX輸出300 MHz奇偶兩路送至FPGA，F(xiàn)PGA內(nèi)部通過(guò)LVDS模塊轉(zhuǎn)換為單端信號(hào)，然后進(jìn)行數(shù)字下變頻(DDC)處理。需注意，A／D采樣得到的數(shù)字信號(hào)為偏移二進(jìn)制類型，需轉(zhuǎn)換為補(bǔ)碼形式，以便后續(xù)處理。