數(shù)字電路中△I噪聲的危害分析

隨著數(shù)字電路向高集成度、高性能、高速度、低工作電壓、低功耗等方向發(fā)展，數(shù)字電路中的△I噪聲的特性和抑制△I噪聲的技術(shù)成為一個(gè)亟待系統(tǒng)、深入研究的領(lǐng)域。

　　△I噪聲的產(chǎn)生過(guò)程及其基本特點(diǎn)表明[1,2]：△I噪聲是由數(shù)字電路的電路結(jié)構(gòu)和工作過(guò)程決定的，恰當(dāng)?shù)碾娐吩O(shè)計(jì)只能在一定程度上減小(而不可能消除)△I噪聲?！鱅噪聲是數(shù)字電路固有的。數(shù)字電路中不同單元產(chǎn)生的△I噪聲會(huì)發(fā)生疊加，電路的規(guī)模越大，疊加出現(xiàn)的可能性越大，造成的電流尖峰脈沖越強(qiáng);△I噪聲是寬帶噪聲源，頻譜寬度主要由電路的速度決定，速度越高，頻譜范圍越寬;△I噪聲同時(shí)產(chǎn)生傳導(dǎo)騷擾和輻射騷擾，電路的速度越高，輻射發(fā)射越強(qiáng)。

　　本文在△I噪聲的產(chǎn)生過(guò)程及其基本特點(diǎn)的基礎(chǔ)上，研究△I噪聲的主要危害。

　　1電源電壓波動(dòng)

　　1.1寄生電阻引起的電源電壓波動(dòng)

　　數(shù)字IC內(nèi)部和數(shù)字系統(tǒng)中都有電源分配網(wǎng)絡(luò)。電源分配網(wǎng)絡(luò)的導(dǎo)線都有寄生電阻。電源電流尖峰脈沖(△I噪聲)通過(guò)電源分配網(wǎng)絡(luò)時(shí)，會(huì)產(chǎn)生歐姆電壓降。從而引起電源電壓波動(dòng)。

　　對(duì)數(shù)字IC內(nèi)部的電源分配網(wǎng)絡(luò)，以目前流行的“Vanilla” 0.25μm CMOS工藝為例，考慮一條長(zhǎng)2cm的電源線(VDD)或地線(IC內(nèi)部互連線)，其上每1μm寬度的電流為1mA。這一電流密度接近于一條鋁線所能承受電流的最大值，原因是電遷移(electronmigration)的影響[3]。該導(dǎo)線(1μm寬度)的電阻為1kΩ。一個(gè)1mA/μm的電流將導(dǎo)致1V的電壓降。這一電源電壓波動(dòng)將降低噪聲容限，并使電路各點(diǎn)的邏輯電平與離開(kāi)電源端的距離有關(guān)。

　　如圖1所示，把一個(gè)離電源引線和地引線都很遠(yuǎn)的反相器連接到一個(gè)接近電源的器件上。由于電源地線上的電壓降IR(歐姆電壓降)引起的邏輯電平差可能使晶體管TN部分導(dǎo)通，可能引起一個(gè)預(yù)充電的節(jié)點(diǎn)X意外放電。如果連接的門(mén)是靜態(tài)的，則有可能引起靜態(tài)功耗。

　　總之，來(lái)自片上邏輯電路和存儲(chǔ)器及輸入/輸出(I/O)引線上的電流脈沖會(huì)造成電源分配網(wǎng)絡(luò)上產(chǎn)生電壓降，這是片上電源噪聲的主要來(lái)源。除了造成可靠性降低的風(fēng)險(xiǎn)外，電源網(wǎng)絡(luò)的歐姆電壓降也會(huì)影響系統(tǒng)的性能，因?yàn)殡娫措妷旱囊粋€(gè)很小的下降都可能造成延時(shí)的明顯增加。

　　無(wú)論是數(shù)字IC內(nèi)部的電源分配網(wǎng)絡(luò)的導(dǎo)線(目前多用鋁)，還是數(shù)字系統(tǒng)中的電源分配網(wǎng)絡(luò)的導(dǎo)線(一般用銅)，都存在趨膚效應(yīng)(skin effect)。趨膚效應(yīng)使導(dǎo)線的有效導(dǎo)電截面積隨信號(hào)頻率的升高而減小，使導(dǎo)線的電阻隨信號(hào)頻率的升高而增大(

)[4,5]。

　　由于△I噪聲是寬帶噪聲源，所以趨膚效應(yīng)會(huì)使電源分配導(dǎo)線的電阻顯著變大(相對(duì)于直流電阻)，進(jìn)而使歐姆電壓降顯著變大。

　　1.2 寄生電感引起的電源電壓波動(dòng)

　　電源分配網(wǎng)絡(luò)還有寄生電感，數(shù)字IC的電源地線也有寄生電感。

　　電源電流尖峰脈沖(△I噪聲)通過(guò)電感時(shí)，會(huì)產(chǎn)生感應(yīng)電壓，從而引起電源電壓波動(dòng)。

　　單個(gè)TTL反相器引起的電源電流尖峰脈沖最小值約為30mA[1,2]，設(shè)門(mén)電路的狀態(tài)轉(zhuǎn)換時(shí)間為2ns，設(shè)電源地線的寄生電感L=500nH，則引起的電源電壓波動(dòng)為:

　　這樣高的尖峰脈沖電壓通過(guò)邏輯器件之間的驅(qū)動(dòng)線耦合到其他邏輯器件的輸入端，幅值很可能超過(guò)TTL系列輸入低電平的上限值0.8V，從而造成邏輯電路的誤動(dòng)作。

　　CMOS數(shù)字IC中電源電流尖峰脈沖(△I噪聲)經(jīng)封裝寄生電感引起的電源電壓波動(dòng)如圖2所示。圖中電路是數(shù)字IC輸出壓焊塊驅(qū)動(dòng)器(output pad driver)的最后一級(jí)，它驅(qū)動(dòng)一個(gè)10pF的負(fù)載電容，電壓擺幅(voltage swing)為2.5V。反相器的尺寸設(shè)計(jì)成使輸出信號(hào)的上升時(shí)間和下降時(shí)間(tr和tf)等于1ns。由于電源和接地線是通過(guò)電源引線連到外部電源上的，所以兩根連線都具有一個(gè)寄生串聯(lián)電感L。對(duì)于傳統(tǒng)的穿孔(through-hole)封裝技術(shù)，其電感一般為2.5nH左右。為簡(jiǎn)化分析，假設(shè)反相器的作用像一個(gè)電流源，以不變的電流充(放)電負(fù)載電容。為達(dá)到1ns的輸出上升時(shí)間和下降時(shí)間，所需要的平均電流為：

　　Iav=[10pF×(0.9-0.1)×2.5V]/1ns=20mA

　　當(dāng)這一情形發(fā)生在緩沖器輸入端并由一個(gè)很陡的階躍函數(shù)來(lái)驅(qū)動(dòng)時(shí)，若tf=50ns，則仿真得到突變的電流變化可在寄生電感上引起高達(dá)0.95V的尖峰電壓。事實(shí)上，如果這一電壓降本身不能使翻轉(zhuǎn)變慢和降低對(duì)電流的要求，它的值會(huì)更大。然而，如此大的電源電壓波動(dòng)是不能允許的。

　　在一個(gè)實(shí)際的電路中，單個(gè)電源引線常常用于許多門(mén)或輸出驅(qū)動(dòng)器。這些驅(qū)動(dòng)器同時(shí)切換會(huì)引起更為嚴(yán)重的瞬態(tài)電流和電壓降。結(jié)果，內(nèi)部電源電壓與外部電源電壓有相當(dāng)大的偏差。例如，如果一條輸出總線的16個(gè)輸出驅(qū)動(dòng)器的電源線都連到同一條封裝引線上，則它們同時(shí)切換時(shí)會(huì)引起至少1.1V的電壓降。