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2.4GHz 0.35-μm CMOS全集成線性功率放大器設(shè)計

作者: 時間:2011-08-02 來源:網(wǎng)絡(luò) 收藏

摘要:片上系統(tǒng)射頻功率放大器是射頻前端的重要單元。通過分析和對比各類功率放大器的特點(diǎn),電路采用SMIC0.-μm工藝設(shè)計2.4 GHz WLAN全線性功率放大器。論文中設(shè)計的功率放大器采用不同結(jié)構(gòu)的兩級放大,驅(qū)動級采用共源共柵A類結(jié)構(gòu)組成,輸出級采用共源級大MOSFET管組成。電路采用SMIC 0.-μm RF 模型用Candence公司的spectreRF工具進(jìn)行模擬。根據(jù)模擬結(jié)果,設(shè)計的射頻功率放大器工作穩(wěn)定,在3.3 V工作電壓下,1dB壓縮點(diǎn)輸出功率約為25 dBm,輸入功率0 dBm時,輸出功率為25.22 dBm。
關(guān)鍵詞:無線局域網(wǎng);穩(wěn)定性;負(fù)栽線匹配;穩(wěn)定性技術(shù)

CMOS工藝由于低功耗,相對其他工藝簡單,在數(shù)字電路設(shè)計中優(yōu)勢明顯。近年來,由于CMOS工藝的提高,特征尺寸不斷減小,截止頻率已經(jīng)達(dá)到幾十赫茲,完全能滿足RFIC的設(shè)計,應(yīng)用CMOS工藝設(shè)計射頻模擬電路成為可能。由于模擬CMOS工藝與數(shù)字CMOS工藝兼容,極大地降低了射頻模擬設(shè)計的成本。隨著無線通信的發(fā)展,運(yùn)行于2.4 GHz的ISM頻段的無線局域網(wǎng)WLAN得到迅速發(fā)展?;贗EEE 802.11b標(biāo)準(zhǔn)的無線局域網(wǎng)由于其11 Mb/s的高傳速率滿足了當(dāng)前主流用戶的要求,發(fā)展尤為迅速。由于應(yīng)用CMOS工藝設(shè)計射頻模擬電路成本的降低和客戶的大量需求,用CMOS工藝實現(xiàn)RFIC設(shè)計成為近年來國際上的研究熱點(diǎn)。
隨著CMOS工藝的發(fā)展,特征尺寸不斷減小,CMOS器件的高頻性能得到了提高,同時也給RFIC設(shè)計帶來了一些挑戰(zhàn),如氧化層擊穿電壓降低,電流驅(qū)動能力變?nèi)?,襯底耦合嚴(yán)重等。雖然在一個發(fā)射機(jī)中,低噪聲放大器、振蕩器、混頻器已經(jīng)解決了采用CMOS技術(shù)的問題,但功率放大器的集成問題已成為制約單片集成發(fā)射機(jī)設(shè)計的主要因素。從耐壓性能考慮,晶體管氧化層耐壓能力的降低,降低了輸出級電壓的擺幅;電子驅(qū)動能力的變?nèi)踅档土寺O電流數(shù)值;另外功率放大器的功耗也是限制其難以集成的原因。

1 射頻功率放大器設(shè)計
射頻功率放大器分線性和非線性放大器。非線性放大器的效率高,但線性度差,而且結(jié)構(gòu)復(fù)雜。本設(shè)計采用線性的A類放大器結(jié)構(gòu),電路簡單,線性度好,有利于設(shè)計出穩(wěn)定工作的功率放大器。設(shè)計要求電路能夠在2.中心頻率,帶寬為100 MHz,在輸入功率為0dBm時,輸出功率20 dBin,輸入反射系數(shù)S11-10dB。
1.1 輸入匹配網(wǎng)絡(luò)設(shè)計
由于晶體管輸入阻抗是復(fù)數(shù),為了實現(xiàn)輸入阻抗與信號源阻抗匹配,必須進(jìn)行輸入匹配網(wǎng)絡(luò)設(shè)計。綜合考慮輸入級晶體管和偏置電路的影響,本設(shè)計輸入匹配網(wǎng)絡(luò)采用T形匹配網(wǎng)絡(luò),通過仿真,輸入端反射系數(shù)達(dá)到S11-14dB。
1.2 輸出匹配網(wǎng)絡(luò)設(shè)計
由于CMOS晶體管受最大承受電壓和最大輸出電流的限制,為了充分利用電壓源提供功率的能力,輸出匹配網(wǎng)絡(luò)采用負(fù)載線匹配技術(shù),如圖1所示。分析射頻功率放大器的性能要求,確定晶體管最大輸出電流,根據(jù)晶體管的性能確定最大輸出電壓。本次設(shè)計首先通過計算確定負(fù)載線電阻的大概取值,然后經(jīng)參數(shù)掃描確定最優(yōu)負(fù)載線電阻,以此負(fù)載線電阻確定輸出匹配網(wǎng)絡(luò)各個參數(shù)。經(jīng)過優(yōu)化負(fù)載線電阻為6Ω。輸出匹配網(wǎng)絡(luò)采用L匹配。

本文引用地址:http://m.butianyuan.cn/article/187415.htm

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1.3 級間匹配網(wǎng)絡(luò)設(shè)計
本設(shè)計采用A類單端兩級放大結(jié)構(gòu)實現(xiàn),第一級采用共源共柵結(jié)構(gòu),共源共柵級特點(diǎn)是高電壓增益,第二級采用共源結(jié)構(gòu),共源級特點(diǎn)是大擺幅,根據(jù)各級電路特點(diǎn),分配功率增益;然后根據(jù)功率分配確定第一級的最優(yōu)輸出負(fù)載和第二級的最優(yōu)輸入負(fù)載。通過測試輸入級的輸出最優(yōu)負(fù)載為160Ω,輸出級的最優(yōu)輸入阻抗為10Ω,以此為條件設(shè)計級間匹配網(wǎng)絡(luò)。


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關(guān)鍵詞: 4GHz CMOS 35 集成

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