一種高速實時數(shù)字波束形成器的設(shè)計
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采集板ICS554本身給用戶預(yù)留有64個通用I／O口，可以將其配置為LVDS的I／O口，這樣可以提高數(shù)據(jù)傳輸能力和抗干擾性能。數(shù)據(jù)傳輸流程如圖3所示，ICS554內(nèi)部FPGA先將24 b的I，Q數(shù)據(jù)流并／串轉(zhuǎn)換。VHDL語言的狀態(tài)機(jī)實現(xiàn)并／串轉(zhuǎn)換很容易，然后由LVDS發(fā)送模塊將LVTTL信號轉(zhuǎn)換成LVDS信號進(jìn)行發(fā)送，接收端FPGA波束形成板首先將接收到的LVDS信號轉(zhuǎn)換成LVTTL信號，然后進(jìn)行數(shù)據(jù)同步，再經(jīng)過串／并轉(zhuǎn)換，將串碼恢復(fù)成24 b的I，Q數(shù)據(jù)。由于利用ICS554提供給用戶的通用I／O口配置為LVDS差分對，差分對的相位、互耦等都沒有很好的考慮，而且不能采用專用的平衡電纜連接，因而必須降低傳輸速率，以減小傳輸誤碼率，增強(qiáng)可靠性，同時考慮配置9位的LVDS口，8位并行傳輸數(shù)據(jù)，1位發(fā)送時鐘信號，LVDS傳輸速率為：
30×2×24／8=180 Mb／s
實際測試也表明，180 Mb／s的傳輸速度LVDS差分對能夠可靠的工作，F(xiàn)PGA波束形成板正確地接收到采集板ICS554的數(shù)據(jù)。本文引用地址：http://m.butianyuan.cn/article/188520.htm
2．2 實時波束形成計算
如前所述，整個實時波束形成分為兩次，首先在采集板ICS554中完成子陣波束形成，然后再到FPGA波束形成板中實現(xiàn)全陣的波束形成，如何保證整個計算的實時性是關(guān)鍵。
波束的形成，其實就是對A／D變換后數(shù)字信號進(jìn)行幅度和相位加權(quán)，波束的特性如波束指向、副瓣電平、主瓣寬度等完全由權(quán)值決定。權(quán)值計算主要考慮兩方面的因素，首先要對各通道進(jìn)行幅相校準(zhǔn)，克服各通道不一致和互耦的影響，然后實現(xiàn)空域濾波，完成希望的波束指向。首先幅相校準(zhǔn)，對于第i單元：
式中：δφi，△ai分別為第i通道與標(biāo)準(zhǔn)通道的相位差和幅度比值。若要實現(xiàn)空域濾波則需要在此基礎(chǔ)上增加陣因子對幅度和相位加權(quán)。
式中：φi為第i通道相位加權(quán)值；αi為幅度加權(quán)值，可以根據(jù)不同的波束性能要求(主瓣寬度、旁瓣電平、零陷位置)靈活選擇不同的幅度加權(quán)形式，得到不同的αi，權(quán)值矩陣W也會有所不同。權(quán)值更新計算由DSP處理板完成。
最初的子陣波束形成需實現(xiàn)四通道單元的波束形成，即對4路中頻數(shù)字I，Q兩路信號復(fù)加權(quán)求和：
式中：Iout，Qout為4通道波束形成后I，Q兩路輸出結(jié)果；ωir,ωii分別為第i單元權(quán)值的實部、虛部。由于ICS554采樣頻率比較高，而FPGA片內(nèi)剩余可利用的資源比較多，在這里采用并行復(fù)乘運算，運用ISE軟件IP核設(shè)計映射出4個獨立的復(fù)乘運算單元，片內(nèi)VHDL程序設(shè)計如圖4所示。
用4塊采集板ICS554獨立進(jìn)行子陣波束形成，然后將結(jié)果Iout，Qout輸出給FPGA波束形成板進(jìn)行復(fù)求和，最終得到16個天線單元的全陣合成波束。考慮FPGA運算的復(fù)雜性，選用內(nèi)含DSP內(nèi)核的Xilinx公司的XC3SD3400A芯片，該芯片性價比非常高，內(nèi)含的DSP內(nèi)核XtremeDSP DSP48A運算速度可以達(dá)到250 MHz，差分I／O傳輸速率可達(dá)到622 Mb／s。要保證整個波束形成運算的實時性，主要從采集板子陣波束形成運算、數(shù)據(jù)傳輸、FPGA板全陣波束形成運算三個方面測試分析。全陣波束形成運算主要是在XC3SD3400A內(nèi)做復(fù)數(shù)加法運算，加法運算最高可以到250 MHz，遠(yuǎn)遠(yuǎn)高于數(shù)字下變頻后數(shù)據(jù)流速度。子陣波束形成運算則是在XC2V1000內(nèi)做四通道并行復(fù)乘運算和復(fù)加運算，片內(nèi)復(fù)乘流水線、復(fù)加運算時鐘頻率可達(dá)420 MHz。實際上，子陣和全陣波束形成的運算能力都是足夠的，整個系統(tǒng)的主要瓶頸還是數(shù)據(jù)傳輸，數(shù)據(jù)傳輸流量大，數(shù)據(jù)傳輸I／O口位寬達(dá)8位，在數(shù)據(jù)傳輸環(huán)節(jié)，將低速多位并行數(shù)據(jù)用倍頻時鐘轉(zhuǎn)換成250 MHz高速串行數(shù)據(jù)；在接收端，使用移位寄存器實現(xiàn)串／并轉(zhuǎn)換就可以得到低速并行數(shù)據(jù)。仿真和實際測試也表明，能夠保證整個系統(tǒng)波束形成運算的實時性。
3 結(jié) 語
這里設(shè)計的高速實時波束形成器，改善了原DBF系統(tǒng)，不僅可完成測向工作，同時實現(xiàn)了高速數(shù)據(jù)傳輸和全陣的實時數(shù)字波束形成。系統(tǒng)是基于采集板ICS554搭建的，ICS554雖然是一款高性能的4通道采集板，但是它成本高，而且只提供PCI接口，沒有提供其他高性能的數(shù)據(jù)傳輸接口，當(dāng)陣元數(shù)更多時其可擴(kuò)展性并不強(qiáng)。為了達(dá)到數(shù)據(jù)傳輸能力的要求，采用了多組LVDS差分對數(shù)據(jù)進(jìn)行傳輸，雖然實現(xiàn)了要求的速度，但是連接電纜太多，互耦影響大、傳輸距離短。因而，后續(xù)的系統(tǒng)設(shè)計中，利用FPGA集成速度更快的高速串行差分RocketIO通道、光纖傳輸?shù)燃夹g(shù)來改善性能，提高系統(tǒng)可擴(kuò)展性。
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