基于LFSR優(yōu)化的BIST低功耗設(shè)計(jì)
加入技術(shù)交流群
隨著便攜式設(shè)備和無線通訊系統(tǒng)在現(xiàn)實(shí)生活中越來越廣泛的使用，可測(cè)性設(shè)計(jì)(DFT)的功耗問題引起了VLSI設(shè)計(jì)者越來越多的關(guān)注。因?yàn)樵跍y(cè)試模式下電路的功耗要遠(yuǎn)遠(yuǎn)高于正常模式，必將帶來如電池壽命、芯片封裝、可靠性等一系列問題。隨著集成電路的發(fā)展，內(nèi)建自測(cè)試(BIST)因?yàn)榫邆淞酥T多優(yōu)越性能(如降低測(cè)試對(duì)自動(dòng)測(cè)試設(shè)備在性能和成本上的要求、可以進(jìn)行At―speed測(cè)試及有助于保IP核的知識(shí)產(chǎn)權(quán)等)，已成為解決SoC測(cè)試問題的首選可測(cè)性設(shè)計(jì)手段。
在BIST中常用線性反饋移位寄存器(LFSR)作為測(cè)試模式生成器(TPG)。LFSR必須產(chǎn)生很長的測(cè)試矢量集才能滿足故障覆蓋率的要求，但這些矢量消耗了大量的功率。
另外，在系統(tǒng)工作模式下，應(yīng)用于給定電路的連續(xù)功能輸入矢量具有重要的相關(guān)性，而由LFSR產(chǎn)生的連續(xù)測(cè)試模式之間的相關(guān)性很低。因此，在自測(cè)試期間會(huì)增加電路中節(jié)點(diǎn)的翻轉(zhuǎn)活動(dòng)，導(dǎo)致功耗增大。
2 功耗分析和WSA模型
CMOS電路中功耗的來源主要分為靜態(tài)功耗和動(dòng)態(tài)功耗兩種。漏電流或從電源供給中持續(xù)流出的其它電流導(dǎo)致靜態(tài)功耗。動(dòng)態(tài)功耗則是因?yàn)槎搪冯娏骱拓?fù)載電容的充放電，從而由電路正常工作時(shí)的功能跳變所引起的，它包括功能跳變、短路電流、競(jìng)爭(zhēng)冒險(xiǎn)等。對(duì)于CMOS工藝來說，目前動(dòng)態(tài)功耗是電路功耗的主要來源。
對(duì)于節(jié)點(diǎn)i上每次開關(guān)上的功耗為：
式中，Si是單周期內(nèi)翻轉(zhuǎn)的次數(shù)，F(xiàn)i是節(jié)點(diǎn)i的扇出，C0是最小輸出負(fù)載電容，VDD是電源電壓。
從式(1)看出，門級(jí)的功耗估計(jì)與Si和Fi的乘積和節(jié)點(diǎn)i的翻轉(zhuǎn)次數(shù)有關(guān)。節(jié)點(diǎn)的扇出由電路拓?fù)錄Q定，而它的翻轉(zhuǎn)次數(shù)由邏輯模擬器來估計(jì)。這個(gè)乘積即稱為節(jié)點(diǎn)i的權(quán)重翻轉(zhuǎn)活動(dòng)(Weighted Switching Activity，WSA)。在測(cè)試過程中WSA是節(jié)點(diǎn)i功耗Ei的唯一變量，所以WSA可作為該節(jié)點(diǎn)的功耗估計(jì)。對(duì)于一對(duì)連續(xù)的輸入矢量TPk=(Vk-1，Vk)，電路總的WSA為：
式中i是電路中所有節(jié)點(diǎn)的個(gè)數(shù)，S(i，k)是由TPk所激勵(lì)節(jié)點(diǎn)i的翻轉(zhuǎn)次數(shù)。
根據(jù)式(2)，考慮長度為L的測(cè)試矢量TS作為電路的輸入矢量，電路總的WSA為：
根據(jù)以上功率和能量消耗的表達(dá)式，再給定一個(gè)電路設(shè)計(jì)為CMOS的工藝和供給電源，可得以下結(jié)論：
(1)電路中節(jié)點(diǎn)i的跳變數(shù)成為唯一的影響能量、最大功耗和平均功耗的參數(shù)。
(2)測(cè)試中時(shí)鐘的頻率也影響著平均功耗和最大功耗。
(3)測(cè)試長度，即施加在待測(cè)電路(CUT)上的測(cè)試向量的數(shù)目一只影響總的能量的消耗。
3 LFSR優(yōu)化的低功耗方法
通過對(duì)測(cè)試過程的功耗分析可知，選擇BIST低功耗的方案時(shí)，一方面可以通過減少測(cè)試序列長度來實(shí)現(xiàn)(但該方法往往以犧牲故障覆蓋率為代價(jià))，另一方面降低WSA值也可實(shí)現(xiàn)系統(tǒng)功耗的降低。
在BIST結(jié)構(gòu)中，線性反饋移位寄存器(LFSR)由于結(jié)構(gòu)的簡單性、規(guī)則性、非常好的隨機(jī)測(cè)試矢量生成特性、用來壓縮測(cè)試響應(yīng)時(shí)的混淆概率非常小等特點(diǎn)，在DFT的掃描環(huán)境中很容易集成，所以當(dāng)從掃描DFT設(shè)計(jì)升級(jí)成BIST設(shè)計(jì)時(shí)，LFSR因其硬件開銷很小而成為BIST中應(yīng)用最廣的矢量生成結(jié)構(gòu)。
基于LFSR優(yōu)化的BIST結(jié)構(gòu)可分為test―per-一scan和test―per―clock兩類結(jié)構(gòu)。test―per―scan技術(shù)引起的面積開銷較小，測(cè)試結(jié)構(gòu)簡單，易于擴(kuò)展：而test―per―clock在一個(gè)周期內(nèi)可實(shí)現(xiàn)矢量的生成和響應(yīng)壓縮，能夠完成快速的測(cè)試。
3．1 基于掃描的test―per―scan方式
3．1．1 基本結(jié)構(gòu)
test―per一scan內(nèi)建自測(cè)試的目標(biāo)是盡可能的降低硬件開銷。這種結(jié)構(gòu)在每個(gè)輸入輸出端口處使用LFSR與寄存器的組合來代替LFSR。圖l是test―per-scan內(nèi)建自測(cè)試的基本電路結(jié)構(gòu)。在內(nèi)建自測(cè)試矢量下，LFSR生成測(cè)試矢量并且通過掃描移位寄存器(shift register)將測(cè)試矢量移位到待測(cè)電路(CUT)的輸入端，同時(shí)響應(yīng)被移入LFSR并壓縮。
3．1．2 原理
全掃描或部分掃描設(shè)計(jì)中由于移位會(huì)產(chǎn)生比較大的功耗。基于掃描的test一per-scan低功耗設(shè)計(jì)方法需要修改標(biāo)準(zhǔn)的掃描設(shè)計(jì)，降低狀態(tài)轉(zhuǎn)換活動(dòng)率。沒計(jì)修改包括在移位期間用于屏蔽掃描路徑活動(dòng)的一些門控邏輯，以及對(duì)用于抑制隨機(jī)模式的附加邏輯進(jìn)行綜合等。
3．1. 3 部分掃描算法
根據(jù)以上掃描設(shè)計(jì)原理，在消除測(cè)試序列中的冗余模式之后，采用圖2所示的部分掃描算法對(duì)待測(cè)電路進(jìn)行部分掃描設(shè)計(jì)。其步驟如下：
①首先刪除所有自反饋時(shí)序邏輯對(duì)應(yīng)的頂點(diǎn)。
②在數(shù)據(jù)流圖中查找所有的強(qiáng)連通單元(Strongly Connected Components，簡稱SCC)。
評(píng)論