Cadence推出Voltus IC 電源完整性解決方案

　　為解決電子開(kāi)發(fā)人員所面臨的重要的功耗挑戰(zhàn)，Cadence設(shè)計(jì)系統(tǒng)公司(納斯達(dá)克：CDNS)日前推出Voltus™ IC電源完整性解決方案(Voltus™ IC Power Integrity Solution)，提供卓越性能的電源分析以滿足下一代芯片設(shè)計(jì)的需要。Voltus™ IC電源完整性解決方案利用獨(dú)特的新技術(shù)并結(jié)合Cadence^® IC、Package、PCB和系統(tǒng)工具使設(shè)計(jì)團(tuán)隊(duì)在整個(gè)產(chǎn)品開(kāi)發(fā)周期更好地管理芯片設(shè)計(jì)的電源問(wèn)題，以取得更快的設(shè)計(jì)收斂。

　　飛思卡爾半導(dǎo)體(Freescale Semiconductor)首席技術(shù)官Ken Hansen表示：“我們?cè)谠缙诰团cCadence合作，以驗(yàn)證Voltus技術(shù)，對(duì)其在不影響精度的情況下顯著提升的性能印象深刻。這種性能的提升對(duì)幫助我們實(shí)現(xiàn)產(chǎn)品上市時(shí)間目標(biāo)起著無(wú)可估量的作用。”

　　緊隨5月份推出Tempus™ 時(shí)序簽收解決方案的步伐，Voltus解決方案的推出標(biāo)志著Cadence今年旨在加快設(shè)計(jì)簽收和收斂的第二項(xiàng)重大新產(chǎn)品面世。利用Voltus解決方案，Cadence客戶可通過(guò)下述關(guān)鍵功能將電源簽收收斂和分析階段的時(shí)間縮短至最低：

　　· 新的大規(guī)模分布式并行電源完整性分析引擎比其競(jìng)爭(zhēng)產(chǎn)品性能提升高達(dá)10倍;

　　· 層次化體系架構(gòu)與并行執(zhí)行可擴(kuò)展到多個(gè)CPU內(nèi)核和服務(wù)器，可實(shí)現(xiàn)高達(dá)10億instances規(guī)模的設(shè)計(jì)分析;

　　· SPICE-精度的解決方案提供最準(zhǔn)確的電源簽收結(jié)果;

　　· Physically-aware的電源完整性優(yōu)化，例如早期電源網(wǎng)格 分析、去耦合電容和電源門控分析可提高物理實(shí)現(xiàn)質(zhì)量和加快設(shè)計(jì)收斂。

　　Voltus IC 電源完整性解決方案可作為獨(dú)立產(chǎn)品提供這些功能，當(dāng)它與下述其他Cadence工具結(jié)合在一起可提供更大的效益：

　　· 與Tempus™ 時(shí)序簽收解決方案一起使用，是業(yè)界第一個(gè)統(tǒng)一的用于更快的收斂時(shí)序和功率簽收的解決方案;

　　· 與Encounter^® 數(shù)字實(shí)現(xiàn)系統(tǒng)(Encounter^® Digital Implementation System)和Allegro^® Sigrity™ Power Integrity結(jié)合，可為包括芯片、封裝和PCB在內(nèi)的設(shè)計(jì)提供獨(dú)特與全面的電源完整性解決方案;

　　· 與Virtuoso^® Power System結(jié)合在一起，可分析模擬混合信號(hào)SoC設(shè)計(jì)中的定制/模擬IP;

　　· 與Palladium^® Dynamic Power Analysis功能一起使用，通過(guò)真實(shí)功耗激勵(lì)進(jìn)行精確的IC芯片電源完整性分析。

　　“由于電源問(wèn)題在SoC中發(fā)揮著日益增長(zhǎng)的作用，我們認(rèn)識(shí)到現(xiàn)有的技術(shù)不能滿足復(fù)雜設(shè)計(jì)的需要，” Cadence數(shù)字與簽收部門資深副總裁Anirudh Devgan表示。“Voltus IC電源完整性解決方案為這些挑戰(zhàn)提供了解決方案，我們所有的早期使用者都表示它們?cè)谛阅芎凸δ苌先〉昧司薮蟪晒?，包括?duì)業(yè)界最大芯片的按時(shí)流片。”

　　Voltus技術(shù)通過(guò)了?臺(tái)積電16納米 FinFET制程的設(shè)計(jì)規(guī)則手冊(cè)第0.5版的認(rèn)證。為了滿足臺(tái)積電EDA工具驗(yàn)證標(biāo)準(zhǔn)，Voltus解決方案可以讓客戶獲得精確的靜態(tài)和動(dòng)態(tài)IR壓降分析，滿足16納米FinFET的先進(jìn)的電遷移設(shè)計(jì)規(guī)則對(duì)精度的要求。Cadence正與臺(tái)積電合作完成設(shè)計(jì)規(guī)則手冊(cè)第1.0版的認(rèn)證。