基于時(shí)序邏輯等效性檢查方法的RTL驗(yàn)證

寄存器傳輸級(jí)(RTL)驗(yàn)證在數(shù)字硬件設(shè)計(jì)中仍是瓶頸。行業(yè)調(diào)研顯示，功能驗(yàn)證占整個(gè)設(shè)計(jì)工作的70%。但即使把重點(diǎn)放在驗(yàn)證上面，仍有超過60%的設(shè)計(jì)出帶需要返工。其主要原因是在功能驗(yàn)證過程中暴露出來的邏輯或功能瑕疵和缺陷等。顯然，需要進(jìn)一步改進(jìn)驗(yàn)證技術(shù)。

設(shè)計(jì)團(tuán)隊(duì)一般采用系統(tǒng)模型進(jìn)行驗(yàn)證。就驗(yàn)證來說，系統(tǒng)模型比RTL更具優(yōu)勢(shì)，比如系統(tǒng)模型易于開發(fā)且具有優(yōu)異的運(yùn)行時(shí)性能。挑戰(zhàn)性在于如何在系統(tǒng)級(jí)驗(yàn)證和生成功能正確的RTL間建立起橋梁。一種稱為時(shí)序邏輯等效性檢查的方法具有橋接兩者的能力，它是基于C/C++或SystemC編寫的規(guī)范來對(duì)RTL實(shí)現(xiàn)進(jìn)行形式驗(yàn)證。

本文將討論商用圖形處理芯片所采用的從系統(tǒng)級(jí)到RTL的設(shè)計(jì)和驗(yàn)證流程。在該流程中，先要開發(fā)出系統(tǒng)模型，然后用它來確認(rèn)視頻指令的算術(shù)運(yùn)算，然后再采用時(shí)序邏輯等效性檢查方法驗(yàn)證RTL實(shí)現(xiàn)。

系統(tǒng)級(jí)流程

隨著設(shè)計(jì)復(fù)雜性的增加，為了仿真整個(gè)系統(tǒng)，系統(tǒng)級(jí)建模變得不可避免。伴隨功能劃分、模塊接口和硬件/軟件協(xié)同設(shè)計(jì)而來的設(shè)計(jì)復(fù)雜性呈指數(shù)形式增長(zhǎng)，使得系統(tǒng)驗(yàn)證勢(shì)在必行。目前常采用C/C++或SystemC進(jìn)行系統(tǒng)級(jí)設(shè)計(jì)和驗(yàn)證。

本例采用了C/C++來建模視頻處理算法模塊。一旦系統(tǒng)模型完成了調(diào)整和驗(yàn)證，RTL設(shè)計(jì)師就可以編寫Verilog代碼。高層綜合工具可以從系統(tǒng)代碼生成RTL。但工程師更常見的做法是用RTL代碼手工重新編寫設(shè)計(jì)。它是設(shè)計(jì)的解釋而非轉(zhuǎn)換。即便已用多種驗(yàn)證測(cè)試平臺(tái)對(duì)RTL實(shí)現(xiàn)進(jìn)行了驗(yàn)證，采用基于仿真的方法也無法測(cè)試全部可能的狀態(tài)。

在設(shè)計(jì)流程中有許多驗(yàn)證工具和方法可以采用，它們包括：基于斷言的驗(yàn)證，隨機(jī)激勵(lì)生成和以覆蓋率驅(qū)動(dòng)的驗(yàn)證等。上述方法在功能上也許是值得依賴的，但它們都沒有借助系統(tǒng)模型。時(shí)序邏輯等效性檢查方法可以將系統(tǒng)模型的這種信心直接轉(zhuǎn)換為RTL實(shí)現(xiàn)。

圖形處理器市場(chǎng)受成像質(zhì)量、再現(xiàn)性能和用戶購買時(shí)機(jī)的影響很大。對(duì)負(fù)責(zé)研制最新圖形處理器芯片的項(xiàng)目團(tuán)隊(duì)來說，上述因素要求他們迅速開發(fā)出新算法、拿出新設(shè)計(jì)。為了滿足這種要求，可以采用系統(tǒng)模型來彌合初始規(guī)范和出帶間的差距。當(dāng)項(xiàng)目開始時(shí)，受控隨機(jī)RTL仿真已運(yùn)行好幾天了，但驗(yàn)證工程師仍擔(dān)心會(huì)有“遺漏”的缺陷。被測(cè)RTL設(shè)計(jì)可以實(shí)現(xiàn)視頻和非視頻指令，并用在建項(xiàng)目的算術(shù)模塊來創(chuàng)建下一代視頻處理芯片。

設(shè)計(jì)驗(yàn)證

驗(yàn)證工作主要集中在21條視頻指令，范圍從“并行轉(zhuǎn)移”到“具有縮小作用的絕對(duì)差”等操作。采用時(shí)序邏輯等效性檢查方法的目標(biāo)是借助用C/C++編寫的原始系統(tǒng)模型在芯片級(jí)回歸前改進(jìn)RTL驗(yàn)證。時(shí)序邏輯等效性檢查可以用來發(fā)現(xiàn)仿真遺漏的缺陷，并改進(jìn)RTL設(shè)計(jì)的調(diào)試工作。

算法模塊的系統(tǒng)模型是用2,391條C/C++語句實(shí)現(xiàn)的。該項(xiàng)目的第一步包含改進(jìn)C/C++代碼使得時(shí)序邏輯等效性檢查器可讀懂它。因該模型最初并非是為等效性檢查編寫的，所以其中的一些設(shè)計(jì)構(gòu)造不符合時(shí)序工具語言子集。該項(xiàng)目團(tuán)隊(duì)使用“ ifdef >”語句，來濾析出沒有明顯硬件概念的構(gòu)造，例如：“reinterpret cast”和“static cast”。通過修改C/C++代碼來實(shí)現(xiàn)這些改變。今后，遵循C/C++開發(fā)過程中的編碼指南后可以不再需要修改設(shè)計(jì)模塊。

設(shè)計(jì)團(tuán)隊(duì)接下來的工作是設(shè)置驗(yàn)證環(huán)境。時(shí)序邏輯等效性檢查需要在驗(yàn)證前對(duì)復(fù)位狀態(tài)和諸如時(shí)序和接口差異等時(shí)序差異進(jìn)行規(guī)定。時(shí)序差異被具體規(guī)定為I/O映射和設(shè)計(jì)延時(shí)。

針對(duì)用C/C++編寫的系統(tǒng)模型，可以通過添加一個(gè)薄的SystemC“封裝器”來引入復(fù)位和時(shí)鐘，中間不用改變C/C++模型。

該視頻處理器算法塊的RTL實(shí)現(xiàn)用了4,559行RTL碼，延時(shí)是7個(gè)時(shí)鐘周期。C/C++系統(tǒng)模型的延時(shí)是1個(gè)時(shí)鐘周期，它是由SystemC“封裝器”引入的。設(shè)計(jì)團(tuán)隊(duì)隨后規(guī)定一組新輸入數(shù)據(jù)送至每個(gè)設(shè)計(jì)的頻率。因?yàn)镽TL是管線結(jié)構(gòu)，因此新數(shù)據(jù)是逐個(gè)時(shí)鐘周期輸入的。這樣，C/C++和RTL的吞吐量都是1。

時(shí)序邏輯等效性檢查采用時(shí)序分析和數(shù)學(xué)形式算法來驗(yàn)證這兩個(gè)模型的全部輸入組合是否一直能得到相同的輸出。與仿真不同，它并行地驗(yàn)證全部輸入條件。在該項(xiàng)目中，相當(dāng)于同時(shí)驗(yàn)證全部指令。因?yàn)槊恳粭l視頻指令實(shí)現(xiàn)一個(gè)具體算法功能，設(shè)計(jì)團(tuán)隊(duì)可以決定一次驗(yàn)證一條視頻指令來提升調(diào)試效率。

因?yàn)榱私獗粶y(cè)試的指令，所以與同時(shí)對(duì)全部指令進(jìn)行調(diào)試相比，確認(rèn)與任何缺陷相關(guān)的邏輯更加容易。另外，當(dāng)一次只驗(yàn)證一條指令時(shí)，時(shí)序邏輯等效性檢查器運(yùn)行時(shí)運(yùn)行得更快，從而進(jìn)一步提升了調(diào)試效率。

當(dāng)驗(yàn)證第一條指令(VEC4ADD)時(shí)，在RTL模型中發(fā)現(xiàn)了9個(gè)設(shè)計(jì)缺陷、在系統(tǒng)模型中找到1個(gè)缺陷。系統(tǒng)模型中發(fā)現(xiàn)的缺陷可以指導(dǎo)設(shè)計(jì)師如何在以后設(shè)計(jì)中消除C++代碼中的歧義。

時(shí)序邏輯等效性檢查能用10個(gè)或更少時(shí)鐘周期的精簡(jiǎn)反例來確認(rèn)設(shè)計(jì)差異。對(duì)每個(gè)反例波形來說，產(chǎn)生的波形可以顯示導(dǎo)致設(shè)計(jì)差異的精確輸入序列。

圖：由于RTL是管線結(jié)構(gòu)，新數(shù)據(jù)是逐個(gè)時(shí)鐘周期輸入的。因此C/C++與RTL具體有相同的吞吐量