基于DSP+FPGA汽車(chē)防撞報(bào)警設(shè)備高速數(shù)據(jù)采集

2.1.2 前端差分電路

為了消除偶次諧波分量，抑制共模噪聲源，起到系統(tǒng)抗干擾的效果，本系統(tǒng)的AD轉(zhuǎn)換電路采用差分輸入的形式，而信號(hào)經(jīng)過(guò)放大電路后得到的是單端信號(hào)，所以，必須要將前端的輸入單端信號(hào)轉(zhuǎn)化為差分信號(hào)。本設(shè)計(jì)選用了ADI公司生產(chǎn)的AD8620驅(qū)動(dòng)芯片構(gòu)成差分驅(qū)動(dòng)電路，其具體電路設(shè)計(jì)如圖4所示。

2.2 AD轉(zhuǎn)化電路

在數(shù)據(jù)采集系統(tǒng)中AD是比較重要的環(huán)節(jié)，主要完成對(duì)激光回波信號(hào)的采集工作，而采樣時(shí)鐘信號(hào)可以由FPGA電路內(nèi)部的時(shí)鐘模塊來(lái)提供。ADI公司的AD9481，可以采用差分輸入，采樣率達(dá)到250 MSPS，并且采用250 M的PECL標(biāo)準(zhǔn)的時(shí)鐘信號(hào)，為此在設(shè)計(jì)中為產(chǎn)生該差分時(shí)鐘信號(hào)，考慮選用MC100LEL16的時(shí)鐘芯片。AD9481的數(shù)字輸出屬于并行接口，有16位的數(shù)據(jù)流，對(duì)于這么高速的數(shù)據(jù)與存儲(chǔ)會(huì)出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)，使系統(tǒng)不穩(wěn)定，因此在設(shè)計(jì)時(shí)AD與FPGA的輸出端之間串接了一個(gè)100 Ω的電阻，可以消除出現(xiàn)在0～1之間的毛刺與高速數(shù)據(jù)線之間的干擾，具體的AD硬件原理如圖5所示。

2.3 數(shù)據(jù)處理部分硬件電路

本系統(tǒng)數(shù)據(jù)處理部分由FPGA和DSP兩個(gè)部分來(lái)完成。根據(jù)前一級(jí)AD電路的信號(hào)輸出時(shí)序進(jìn)行VHDL編程，來(lái)實(shí)現(xiàn)同時(shí)對(duì)兩路AD輸出的數(shù)字信號(hào)的采集，將數(shù)據(jù)輸入到FIFO模塊中，然后通過(guò)EMIF總線將數(shù)據(jù)快速傳輸?shù)?a class="contentlabel" href="http://m.butianyuan.cn/news/listbylabel/label/DSP">DSP里進(jìn)行相關(guān)算法的運(yùn)算。

2.3.1 FPGA電路

FPGA采用硬件編程實(shí)現(xiàn)復(fù)雜的邏輯功能，不僅能夠?qū)Σ杉降拇笈繑?shù)據(jù)流進(jìn)行預(yù)處理，而且作為整個(gè)控制系統(tǒng)的核心部分，提供系統(tǒng)所需的時(shí)鐘信號(hào)，保證數(shù)據(jù)的有序采集，而且作為數(shù)據(jù)傳輸?shù)募~帶，保證了AD與DSP進(jìn)行數(shù)據(jù)傳輸。結(jié)合采樣存儲(chǔ)傳輸?shù)裙δ蹻PGA的模塊主要分為4個(gè)部分：時(shí)鐘管理模塊、A/D控制模塊、FIFO緩存模塊、與DSP的EMIF接口模塊：

1)時(shí)鐘管理模塊，該部分主要是產(chǎn)生系統(tǒng)所需的各模塊的時(shí)鐘信號(hào)，本系統(tǒng)采用ISE軟件自帶的DCM模塊來(lái)實(shí)現(xiàn)。

2)A/D控制器：根據(jù)當(dāng)前選擇的采樣模式為A/D提供相應(yīng)的控制信號(hào)以使A/D正常工作;并通過(guò)AD電路的信號(hào)輸出時(shí)序?qū)D輸出的數(shù)字信號(hào)進(jìn)行采集。

3)FIFO緩存模塊：主要實(shí)現(xiàn)將高速采集到的數(shù)據(jù)緩存到FIFO中。當(dāng)緩存滿(mǎn)時(shí)，F(xiàn)IFO的滿(mǎn)標(biāo)志(full)向DSP申請(qǐng)中斷，DSP相應(yīng)中斷后采用DMA傳輸方式把采樣效據(jù)讀到內(nèi)存中進(jìn)行數(shù)據(jù)實(shí)時(shí)處理。

4)與DSP的EMIF接口模塊：DSP通過(guò)EMIF接口與FPGA內(nèi)部的RAM連接，實(shí)現(xiàn)了將FPGA中緩存的數(shù)據(jù)與DSP進(jìn)行高速傳輸?shù)淖饔谩?p>